JPH03247020A - 可変長復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 符号長が可変の複数データの直列信号を符号長が等しい
原簿長符号に復号する可変長符号復号回路に関し、 小型高速化を図った可変長復号回路を提供することを目
的とし、 隙間無く間を詰められて伝送された、各々データ長の異
なる連続するデータそれぞれの符号長を検出する符号長
検出手段と、前記各々のデータの符号長を加算して、次
の未処理データの先頭ビットが最上位ビットとして出力
されるように入力データをシフトするのに要するシフト
数ｊを求め、前記符号長の和が所定のビット長Ｎを超え
ることを検出して桁上げ信号ＣＲＹを出力するシフト数
発生手段と、前記符号長の和が前記所定のビット長Ｎを
超える毎に、新たな前記所定のビット長Ｎの受信データ
を入力するタイミングを与える読出クロックＲＣＬＫを
発生する読出クロック発生手段と、前記読出クロックＲ
ＣＬＫに応じて保持内容を新たな前記所定のビット長Ｎ
の受信データＳ１に更新する第一のレジスタと、前記読
出クロックＲＣＬＫに応じて保持内容を、前記第一のレ
ジスタの出力Ｓ２に更新する第二のレジスタと、前記桁
上げ信号ＣＲＹに応じて、前記第一のレジスタの出力Ｓ
２を選択して出力し、その他の場合は前記第二のレジス
タの出力Ｓ：ｌを選択して出力する第一のセレクタと、
前記桁上げ信号ＣＲＹに応じて、前記所定のビット長Ｎ
の受信データＳ１を選択して出力し、その他の場合は前
記第一のレジスタ１の出力Ｓ２を選択して出力する第二
のセレクタと、前記第一のセレクタの出力Ｓ４を上位の
Ｎビットとして、また前記第二のセレクタの出力Ｓ、を
下位のＮビットとする２Ｎビットが並列に入力され、該
入力をシフト数ｊだけ上位ビット方向にシフトし該入力
の最上位ビットからｊ＋１番目のビットを先頭ビットと
する連続するＮビットをパラレルに出力するデータシフ
ト手段とを有する構成である。

（産業上の利用分野〕 本発明は、符号長が可変の複数データの直列信号を符号
長が等しい原簿長符号に復号する可変長符号復号回路に
関する。

一般に可変長符号を伝送するシステムにおいては、一定
のビット数（例えば１バイト）の長さの中に、それぞれ
データ長の異なる有効なデータのみが詰め込まれて伝送
される。受信側においては、この詰め込まれた各々のデ
ータの先頭を最上位ビットとする前記一定のビット数を
復号単位として解読して、等長符号に復号する。この復
号対象の受信データがビットシリアルの直列データであ
る場合、一つの受信データの復号が終了して次の受信デ
ータの復号をするときに、次の受信データとの区切りが
明確でその頭出し操作が容易であることか必要である。

［従来の技術］ 本発明の取り扱う可変長符号とは、発生頻度の高い事象
に対しては短い符号語を、発生頻度の高い事象には長い
符号語を割り当てることにより、平均符号語長を固定長
符号の場合より短くして符号化効率を向上させるもので
あり、画像信号の高能率符号化等における一つの有効な
手段として広く用いられている。

第５図は、従来の可変長復号回路の構成例を示すブロッ
ク図である。

シリアルに受信されてバッファメモリに一時格納されて
いるデータは、読出しクロックにより受信順にＮビット
（例えば１バイト）単位でパラレルにレジスタ１に読出
される。現在のＮビットデータＡはレジスタ２に、次に
続くＮビットデータＢはレジスタ１に保持されており、
読出しクロックＲＣＬＫによりそれぞれ次のＮビットデ
ータＢＣに更新される。

データシフト回路３０は上位シフタ３０１　と下位シフ
タ３０２とからなり、現在のＮビットのデータＡはレジ
スタ２から上位シフタ３０１に入力され、次に続くＮビ
ットのデータＢはレジスタｌから下位シフタ３０２にそ
れぞれパラレルに入力されている。

復号処理済の有効符号長を示すビット数が復号部のＲＯ
Ｍ６０から入力されると、加算回路７とレジスタ８とか
らなるシフト数発生部はこのビット数に対応したシフト
数ｊを出力する。このシフト数で制御卸されるシフト回
路３０では、レジスタ２がら入力しているＮビットの現
在のデータＡをシフト数ｊだけ上位ビットの方向ヘシフ
トして先頭からｊ＋１番目のビットを最上位ビットとし
て出力するとともに、レジスタ１から入力している次に
続くＮビットのデータＢをシフト数ｊだけ下位ビットの
方向ヘシフトして、ｊ＋１番目の出力ビット線にデータ
Ｂの先頭ビットがのるように出力する。

ＡＮＤ回路７０によって、この両出力値の各ビットが足
し合わされ、連続したＮビットのデータとして復号部に
渡す。このＮビットのデータは、未処理の有効データの
先頭ビットが最上位ビットとなるように頭詰めされてお
り、復号部はこのデータをアドレスとしてＲＯＭ６０を
読出し、対応する固定長のデータと有効符号長とを出力
してシフト数発生部ヘフィードハンクする。

符号長の累計値がＮビット以上になると、シフト数発生
部から桁上げ信号ＣＲＹが出力され、この信号をもとに
システムクロックＣＬＫに同期した読出クロックＲＣＬ
Ｋを発生させ、ハソフ７メモリから新たな受信データを
読み込むとともに、レジスタ１．２のデータを更新する
。

［発明が解決しようとする課題］ 上記従来の構成では、ビットシフト回路３０は上位シフ
タ３０１　と下位シフタ３０２の両方が必要となり回路
素子数が多くなって大型かつ高価になるという問題があ
った。

さらに、桁上げ信号ＣＲＹが出た場合には、読出クロッ
クを発生させレジスタを更新した後に、この更新された
データをシフトして復号部に出力する必要があるため、
このレジスタ等での伝送遅延が復号化速度にそのまま影
響して高速化が困難という問題があった。

即ち、第５図の桁上げ時のデータ更新動作を示すタイム
チャートにおいて、システムクロックＣＬＫの立上りか
ら加算回路７による遅延α時間後に立上る桁上げ信号Ｃ
ＲＹと、デイレイ回路８ｏを通してα時間以上の遅延を
与えたシステムクロックＣＬＫ’　とをＡＮＤゲート９
ｏで足し合わせて読出クロックＲＣＬＫを生成するので
、このＡＮＤゲート９０による遅延βが生ずる。このＲ
ＣＬＫによりレジスタ１．２のデータ更新に時間Ｔを必
要とするので、総計時間１．＝α＋β＋Ｔ後でないとデ
ータシフト回路３０１から次のデータが出力しない。即
ち、桁上げ信号が出力されたときのシフト動作は、シス
テムクロックの立上りからｔ１時間後に開始されるため
、素子の遅延時間分余計にがかりシステムクロックの高
速化が困難であった。

本発明は上記問題点に鑑み創出されたもので、小型高速
化を図った可変長復号回路を提供することを目的とする
。

〔課題を解決するための手段〕

第１回は本発明の可変長復号回路の構成図である。

上記問題点は第１図に示すように、 隙間無く間を詰められて伝送された、各々データ長の異
なる連続するデータそれぞれの符号長を検出する符号長
検出手段６と、 前記各々のデータの符号長を加算して、次の未処理デー
タの先頭ビットが最上位ビットとして出力されるように
入力データをシフトするのに要するシフト数ｊを求め、
前記符号長の和が所定のビット長Ｎを超えることを検出
して桁上げ信号ＣＲＹを出力するシフト数発生手段７．
８と、前記符号長の和が前記所定のビット長Ｎを超える
毎に、新たな前記所定のビット長Ｎの受信データを入力
するタイミングを与える読出クロックＲＣＬＫを発生す
る読出クロック発生手段９と、前記読出クロックＲＣＬ
Ｋに応じて保持内容を新たな前記所定のビット長Ｎの受
信データＳ、に更新する第一のレジスタ１と、 前記読出クロックＲＣＬＫに応じて保持内容を、前記第
一のレジスタ１の出力Ｓ２に更新する第二のレジスタ２
と、 前記桁上げ信号ＣＲＹに応じて、前記第一のレジスタ１
の出力Ｓ２を選択して出力し、その他の場合は前記第二
のレジスタ２の出力Ｓ３を選択して出力する第一のセレ
クタ３と、 前記桁上げ信号ＣＲＹに応じて、前記所定のビット長Ｎ
の受信データＳ１を選択して出力し、その他の場合は前
記第一のレジスタ１の出力Ｓ２を選択して出力する第二
のセレクタ４と、前記第一のセレクタの出力Ｓ４を上位
のＮビットとして、また前記第二のセレクタの出力Ｓ、
を下位のＮビットとする２Ｎビットが並列に入力され、
該入力をシフト数ｊだけ上位ビット方向にシフトし該入
力の最上位ビットからｊ＋１番目のビットを先頭ビット
とする連続するＮビットをパラレルに出力するデータシ
フト手段５とを有することを特徴とする本発明の可変長
復号回路により解決される。

〔作用〕

シフト数発生手段７．８は、符号長の累計値がＮビット
を超えると、この累計値とＮとの差をシフト数ｊとして
データシフト手段５に出力し、かつ桁上げ信号ＣＲＹを
出力する。この桁上げ信号ＣＲＹにより、第一、第二の
セレクタが動作して、データシフト手段５に入力する２
ｍのＮビットデータがそれぞれＮビット下位の（−最後
の）データに切換えられる。この切換えはレジスタ内容
の更新よりも前に完了し、データシフト手段には上記シ
フト数ｊだけシフトされた出力が直ちに現れる。即ち桁
上げ信号ＣＲＹが出たときに限り、最後のデータを直接
ビットシフト手段に入力するので、レジスタを更新する
時間分が短縮される。

従って、読出クロックＲＣＬＫによってレジスタを更新
し、この更新されたデータを用いてシフトする従来技術
にくらべて、読出クロックＲＣＬＫの生成やレジスタ内
容の更新に要する遅延時間分、シフト出力の遅延時間を
短くでき、動作速度を高速化することが可能となる。そ
れと共に、読出クロックＲＣＬＫにより、レジスタ１．
２のデータを一段後のデータに更新し、以後は此の更新
されたデータを入力してシフトする。さらにデータシフ
ト手段は上位シフタのみでよいので、下位シフトを必要
とせずシフト回路が簡単になる。

〔実施例］ 以下添付図により本発明の詳細な説明する。

第２図は本発明の可変長復号回路の実施例の構成図であ
る。以後全図を通じて同一符号は同一対象物を表す。

第２図の可変長復号回路は、隙間無く間を詰められて伝
送された、各々データ長の異なる連続するデータ（符号
語）を受信し、該データの各々の先頭ビットが、それぞ
れ所定ビット数（この図では１ハイド）の最上位ビット
の位置に来るように変換して出力するものである。

図において、１．２、および８はレジスタ、３．４はセ
レクタ、５はデータシフト回路、６はＲＯＭ、７は加算
回路、９はＯＲ回路、１０はインバータである。

ＲＯＭ６は、符号長検出機能を有するもので、データシ
フト回路５から出力された各ハイドにおいて、先頭ビッ
トから始まる有効データの終了ビットまでのビット数（
符号長）を出力する。ここでこのシステムにおいて伝送
される有効データは、その符号長が前記所定ビット数（
ｌハイド）以下であり、そのパターンによって終了ビッ
トの位置が一義的に決定し得るように符号化が行われて
いるものとする。このような場合には、予め、可能な符
号パターンに対応する符号長をすべて記憶しているＲＯ
Ｍから有効データの長さ、即ち符号長が一義的に出力さ
れる。

加算回路７およびレジスタ８は、前記各々の有効データ
の符号長を順次加算して、次の未処理データの先頭ビッ
トが最上位ビットとして出力されるように入力データを
シフトするのに要するシフト数ｊを求め、かつ前記符号
長の和が８ビットを超えると、桁上げ信号ＣＲＹを出力
する。

インバータ１０とＯＲ回路９は、桁上げ信号ＣＲＹとシ
ステムクロックＣＬＫとから読出クロックＲＣＬＫを生
成する。レジスタ１は、読出クロッりＲＣＬＫに応じて
、その保持内容Ｂを新たな８ビットの受信データＣに更
新する。レジスタ２は、読出クロックＲＣＬＫに応じて
、その保持内容Ａを、前記レジスタ１の出力Ｂに更新す
る。セレクタ３．４はそれぞれ８ビットのスイッチ３１
．３２および４１．４２がワイヤードＯＲ結合されてな
り、前記桁上げ信号ＣＲＹとその反転信号＊ＣＲＹとで
制御されて、ＣＲＹがＨの時は下側の入力を、その他の
時は上側の入力を選択して出力する。

データシフト回路５は、セレクタ４．５のそれぞれ８ビ
ットの出力が並列になった１６ビットが入力されており
、加算回路７の出力である３ビットのシフト数ｊで制御
され、該１６ビット入力の先頭（上位）ビットからｊ＋
１番目のビットが出力ハスの最上位ビットとなるように
ｊビットだけ入力を上位シフトして、８本の出力バスに
出力する。この出力は８ビットの固定長符号への復号を
行う復号部に出力されるとともにに符号長検出を行うＲ
ＯＭ６のアドレス指定に用いられる。

システムクロックＣＬＫの立上りのタイミング毎にビッ
トシフト回路５のデータがＲＯＭ６のアドレスとして出
力され、そのアドレスに対応したＲＯＭ６の出力は符号
長として加算回路７に出力され、レジスタ８からのそれ
までの符号長累計数に加算される。加算回路７の符号長
累計値が８以上になると桁上げ信号が出力され、シフト
数は累計値と桁上げ数８との差のビット数がシフト数ｊ
として出力される。

ここでデータシフト回路５の詳細は第３図に示すように
なっている。ここで用いられるビットシフタ５１．５２
．５３は第４図に示さるような入出力関係を有しており
、７ビットの入力のうち連続する４ビットの入力を、そ
れぞれ２ビットの制御信号に応じてシフトして出力する
ものである。

第３図のデータシフト回路５は、ビットシフタ５Ｌ５２
．および５３、パラレル４ビット入力に対するＡＮＤゲ
ート５４，５５　、インバータ５６、スイッチ５７゜５
８からなる。第２図の第一のセレクタ３の上位７ビット
ａ１〜ａ１はビットシフタ５１の７ビット入力端子に印
加される。ビットシフタ５２の上位４ビットには第一の
セレクタ３の下位４ビットａＳ〜ａ、が、また下位４ビ
ットには第二のセレクタ４の上位３ビットｂ１〜ｂ３が
印加される。ビットシフタ５３には、第二のセレクタ４
の上位７ビットｂ、〜ｂ７が印加される。第３図におい
ては、上位ビットは上側に下位ビットは下側になるよう
な順序で示されている。

各ビットシフタ５１，５２．５３ニは３ビア　トＣ０，
Ｃ＋Ｃ２で表されるシフト数ｊのうち、下位２ビットＣ
０，ＣＩが制御入力として印加され、ビットシフタ５１
の出力イネーブル端子ＯＢには上記シフト数ｊの上位ビ
ットＣ２が、そしてビットシフタ５３の出力イネーブル
端子ＯＥには、上記シフト数ｊの上位ビットＣ２をイン
バータ５７により反転したものが印加され、ビットシフ
タ５２の出力イネーブル端子ＯＥは接地されて常時イネ
ーブルとなっている。

従って、ビットシフタ５１はシフト数ｊが０〜３ビット
のとき、ビットシフタ５３はシフト数が４〜７のとき、
またビットシフタ５２はシフト数が０〜７ビット（全て
のシフト数）のときにそれぞれ動作する。

ビットシフタ５２の４ビットの出力は、シフト数データ
の上位ビットＣ２で制御されるスイッチ５８を介してＡ
ＮＤゲート５５に、またｃ２をインバータ５６により反
転した制御信号で動作するスイッチ５７を介してＡＮＤ
ゲート５４に入力され、シフト数に応じてデータシフト
回路出力の下位または上位の４ビットとなる。

即ち、シフト数０〜３のときは、ビットシフタ５１の出
力がデータシフト回路５の出力の上位の４ビットｄ、−
ｄ、とじて、またビットシフタ５２の出力が下位４ピツ
）ｄｓ〜ｄ、としてとしてデータシフト回路から出力さ
れ、シフト数４〜７のときはビットシフタ５２の出力が
上位４ビットｄ＋〜ｄ４として、またビットシフタ５３
の出力が下位４ビットｄ５〜ｄ８として出力される。

シフト数が０〜３ビットのとき、例えば、シフト数が２
のときは、ビットシフタ５１がらはその入力の７ビット
を２ビット上位にシフトしたａ３〜ａ６のビットが出力
され、ビットシフタ５２がらはその入力の７ビットを２
ビット上位にシフトしたａ７〜ｂ２が出力されるが、ス
イッチ５７はオフであり、ビットシフタ５３はディスイ
ネーブルでその出力は高インピーダンスであるため、こ
のａ７〜ｂ２はＡＮＤゲート５５を介して出力される。

シフト数が４〜７ビットのときは、ビットシフタ５１は
ディスイネーブルで高インピーダンスとなり、スイッチ
５７はオンとなるので、ビットシフタ５２の出力はＡＮ
Ｄゲート５４を介してデータシフト回路５の上位の４ビ
ットｄ１〜ｄ４として、またスイッチ５８がオフとなる
のでビットシフタ５３の出力がＡＮＤゲート５５を介し
て下位４ビットｄ５〜ｄ８として出力される。このよう
にして復号処理済の有効データが差し引かれ、有効デー
タの先頭ビットを最上位ビットとした未処理の８ビット
が復号部に送られる。

データシフト回路はこのように上位シフタだけで構成さ
れており、さらに一部のビットシフタを上位ビット用と
下位ビット用に共用することができるので、ビットシフ
タの使用個数を節減することができるため、データシフ
ト回路の縮小化が実現できる。

次に第６図の（ｂ）により、第２１の回路における桁上
げ信号出力時のデータ更新を説明する。

システムクロックＣＬＫの立上りから加算回路の遅延α
後に生成した桁上げ信号ＣＲＹにより、セレクタ３．４
が遅延時間α゛後に動作して、それまで出力していたＡ
、Ｂのデータから下側の入力である一段後のデータＢ、
Ｃをデータシフト回路５にそれぞれ出力して、このクロ
ックサイクルにおけるシフトデータとして用いられる。

レジスタ１．２のデータの更新はＣＲＹ信号時間内の次
のシステムクロックの立上りで行われるので、加算回路
の遅延αはレジスタのデータ更新時間には影響しない。

そして次のクロックサイクルで桁上げ信号が無いとする
とセレクタ３．４は、上側の入力を出力するように切り
換わり、更新されたデータＢ、Ｃをデータシフト回路５
に入力する。

このように、桁上げ信号が発生したときは、レジスタデ
ータの更新を待つことなく、−最後のデータを使用して
シフト動作を行うのでレジスタ更新のための時間を短縮
できシステムクロックを高速化することができる。

［発明の効果］ 以上説明した如く、桁上げ信号が出たときは、これにに
より切り換わるセレクタで一段後のデータをデータシフ
ト回路に入力するので、従来の如く桁上げ信号でデータ
を更新してからシフトする構成に比べてデータを更新す
る時間が短縮され、クロックの高速化によってデータ長
を長くすることが出来る。またデータシフト回路は上位
シフタのみで済むので回路を小型化することが可能とな
る。

【図面の簡単な説明】

第１図は、本発明の可変長復号回路の構成図、第２図は
、本発明の可変長復号回路の実施例の構成図、 第３図は、第２図のデータシフト回路の詳細を示す図、 第４図は、第３図のビットシフタの動作を示す図、 第５図は、従来の可変長復号回路の構成例を示すブロン
ク図、 第６図は、桁上げ信号発生時のデータ更新動作タイムチ
ャート、 である。 図において、 １．２．８−　　レジスタ、　　３，４−　セレクタ、
３１．３２，４Ｌ４２，５７．５８−−スイッチ、５−
データシフト回路、５１〜５３−　ビットシフタ、６−
復号部のＲＯＭ、　　　７−・加算回路、９−ＯＲ回路
、　　　　５４．５５−Ａ　Ｎ　Ｄ回路、１０．５６−
　　インバータ、 である。 第２図のテ２タシフト回７各のゴＨを示オ国策 図 （１） （２） 第３図のビットレフタのｆＩカ乍Σ示１図国 策 図 （α） ／＆来口昂の基台 （ｂ）本発明の場合 桁上（丁信号発生時のテ″−９史新動作丸±７第　Ｇ　
図 ト

Claims (1)

1. 【特許請求の範囲】 隙間無く間を詰められて伝送された、各々データ長の異
   なる連続するデータそれぞれの符号長を検出する符号長
   検出手段（６）と、 前記各々のデータの符号長を加算して、次の未処理デー
   タの先頭ビットが最上位ビットとして出力されるように
   入力データをシフトするのに要するシフト数ｊを求め、
   前記符号長の和が所定のビット長Ｎを超えることを検出
   して桁上げ信号ＣＲＹを出力するシフト数発生手段（７
   ，８）と、前記符号長の和が前記所定のビット長Ｎを超
   える毎に、新たな前記所定のビット長Ｎの受信データを
   入力するタイミングを与える読出クロックＲＣＬＫを発
   生する読出クロック発生手段（９）と、前記読出クロッ
   クＲＣＬＫに応じて保持内容を新たな前記所定のビット
   長Ｎの受信データＳ＿１に更新する第一のレジスタ（１
   ）と、 前記読出クロックＲＣＬＫに応じて保持内容を、前記第
   一のレジスタ（１）の出力Ｓ＿２に更新する第二のレジ
   スタ（２）と、 前記桁上げ信号ＣＲＹに応じて、前記第一のレジスタ（
   １）の出力Ｓ＿２を選択して出力し、その他の場合は前
   記第二のレジスタ（２）の出力Ｓ＿２を選択して出力す
   る第一のセレクタ（３）と、 前記桁上げ信号ＣＲＹに応じて、前記所定のビット長Ｎ
   の受信データＳ＿２を選択して出力し、その他の場合は
   前記第一のレジスタ１の出力Ｓ＿２を選択して出力する
   第二のセレクタ（４）と、前記第一のセレクタ（３）の
   出力Ｓ＿４を上位のＮビットとして、また前記第二のセ
   レクタ（４）の出力Ｓ＿５を下位のＮビットとする２Ｎ
   ビットが並列に入力され、該入力をシフト数ｊだけ上位
   ビット方向にシフトし該入力の最上位ビットからｊ＋１
   番目のビットを先頭ビットとする連続するＮビットをパ
   ラレルに出力するデータシフト手段（５）と、を有する
   ことを特徴とする可変長復号回路。