JPH03242977A - Semiconductor device - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
（イ〉産業上の利用分野
本発明は半導体装置に関するものであり、さらに詳しく
言えば高耐圧ＭＯＳ電界効果トランジスタの構造に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION (A) Industrial Application Field The present invention relates to a semiconductor device, and more specifically, to the structure of a high voltage MOS field effect transistor.
（口〉従来の技術
第３図は従来例に係る高耐圧オフセットゲート型ＭＯＳ
電界効果トランジスタの構造を示す断面図である。(Example) Conventional technology Figure 3 shows a conventional high voltage offset gate type MOS.
FIG. 2 is a cross-sectional view showing the structure of a field effect transistor.
図において、Ｐ型シリコン基板（１）上にゲート絶縁膜
（２）を介してボリン・リコン膜からなるゲート電極（
３）と、ゲート電極（３〉に対して自己整合的に前記基
板（１）上に形成されたＮ型低濃度ソース・ドレイン拡
散層（４） 、 （５）と、オフセットゲート状に前記
基板（１〉上に形成されたオーミックコンタクト補償用
のＮ型高濃度拡散層（６） 、 （７）と、前記Ｎ型高
濃度拡散層（６） 、 （７）とオーミンクコンタクト
によって接続されたアルミニウムより成るソース・ドレ
イン電極層（８） 、 （９）とを有している。In the figure, a gate electrode (
3), N-type low concentration source/drain diffusion layers (4), (5) formed on the substrate (1) in a self-aligned manner with respect to the gate electrode (3>), and the substrate in the shape of an offset gate. (1) The N-type high concentration diffusion layers (6), (7) for ohmic contact compensation formed on (1) are connected to the N-type high concentration diffusion layers (6), (7) by ohmink contacts. It has source/drain electrode layers (8) and (9) made of aluminum.
この構造によれば、高濃度拡散層（６） 、 （７）は
、ゲート電極（３）からオフセットされているので、ソ
ース・ドレイン拡散層（４） 、 （５）の不純物濃度
を低くすることにより、ゲート電極（３）端部における
電界を緩和し、より高耐圧（ソース・ドレイン耐圧）の
ＭＯＳ電界効果トランジスタを提供できる。According to this structure, the high concentration diffusion layers (6) and (7) are offset from the gate electrode (3), so that the impurity concentration of the source/drain diffusion layers (4) and (5) can be lowered. Accordingly, the electric field at the end of the gate electrode (3) can be relaxed, and a MOS field effect transistor with higher breakdown voltage (source/drain breakdown voltage) can be provided.
また、ゲート絶縁膜（２〉を厚くし、基板（１〉の不純
物濃度を下げることによってさらに高耐圧化できる。Further, by increasing the thickness of the gate insulating film (2) and lowering the impurity concentration of the substrate (1), a higher breakdown voltage can be achieved.
（ハ）発明が解決しようとする課題
ところで、ゲート絶縁膜（２〉を厚くし、基板（１）の
不純物濃度を下げるとゲート電極（３〉端部の電界が緩
和され、ドレイン接合耐圧は向上する反面、いわゆる短
チャンネル効果を生じ易くなり、しきい値電圧の低下、
パンチスルー耐圧の劣化の影響が出るため、ある程度以
上ゲート絶縁膜（２）を厚くし、基板（１）の不純物濃
度を下げると、結果として耐圧が下がるという問題があ
る。(c) Problems to be solved by the invention By the way, by increasing the thickness of the gate insulating film (2) and lowering the impurity concentration of the substrate (1), the electric field at the edge of the gate electrode (3) is relaxed and the drain junction breakdown voltage is improved. On the other hand, the so-called short channel effect is more likely to occur, and the threshold voltage decreases.
Since the punch-through breakdown voltage is affected by deterioration, if the thickness of the gate insulating film (2) is increased beyond a certain level and the impurity concentration of the substrate (1) is lowered, there is a problem that the breakdown voltage decreases as a result.
本発明はかかる従来の問題に鑑みて創作されたものであ
り、より高耐圧のＭＯＳ電界効果トランジスタの提供を
目的とする。The present invention was created in view of such conventional problems, and an object of the present invention is to provide a MOS field effect transistor with higher breakdown voltage.
（ニ）課題を解決するための手段
本発明のＭＯＳ電界効果トランジスタの構造は、一導電
型の低濃度の半導体基板上に形成され、かつ厚いゲート
絶縁膜を有する第１のＭＯＳ電界効果トランジスタと、
前記基板上の一導電型の高濃度ウェル領域に形成され、
かつゲート絶縁膜の厚さを前記第１のＭｏｓ電界効果ト
ランジスタに比べて薄くした第２のＭＯＳＩ−ランジス
タとを具備し、
３−
前記第１のＭＯＳ電界効果トランジスタと前記第２（７
）ＭＯＳ）ランジスタとが直列に接続して配置されてい
ることを特徴としている。(d) Means for Solving the Problems The structure of the MOS field effect transistor of the present invention includes a first MOS field effect transistor formed on a low concentration semiconductor substrate of one conductivity type and having a thick gate insulating film. , formed in a high concentration well region of one conductivity type on the substrate,
and a second MOSI transistor whose gate insulating film is thinner than that of the first MOS field effect transistor, 3- The first MOS field effect transistor and the second (7)
) MOS) transistors are connected and arranged in series.
（ホ〉作用
本発明によれば、第１のＭＯＳ電界効果トランジスタは
、一導電型の半導体基板上に形成されており、基板濃度
を低くすることによってドレインと基板とのＰＮ接合耐
圧を大きくし、かつゲート絶縁膜を厚くすることによっ
てゲート電極端の電界を緩和できるので、ドレイン接合
耐圧を高めることができる。(E) Effect According to the present invention, the first MOS field effect transistor is formed on a semiconductor substrate of one conductivity type, and the PN junction breakdown voltage between the drain and the substrate is increased by lowering the substrate concentration. In addition, by increasing the thickness of the gate insulating film, the electric field at the end of the gate electrode can be relaxed, so that the drain junction breakdown voltage can be increased.
一方、第２のＭＯＳ電界効果トランジスタは、高濃度ウ
ェル領域に形成され、かつ薄いゲート絶縁膜を有してい
るので短チャンネル効果を防−止できる。On the other hand, since the second MOS field effect transistor is formed in the heavily doped well region and has a thin gate insulating film, short channel effects can be prevented.
従って、前記第１．第２のＭＯＳ電界効果トランジスタ
を直列に接続して配置することにより、第１のＭＯＳ電
界効果トランジスタで高ドレイン接合耐圧を得ることが
でき、しかも第１のＭＯＳ電界効果トランジスタにおい
て短チャンネル効果４−
が生じても第２のＭＯＳ電界効果トランジスタによって
それを抑止できるので、結果としてより高耐圧のＭＯＳ
電界効果トランジスタを提供することが可能である。Therefore, the above-mentioned 1. By connecting and arranging the second MOS field effect transistors in series, it is possible to obtain a high drain junction breakdown voltage in the first MOS field effect transistor, and moreover, the short channel effect 4- Even if this occurs, it can be suppressed by the second MOS field effect transistor, resulting in a higher voltage MOS
It is possible to provide a field effect transistor.
（へ〉実施例
本発明に係る一実施例を第１図及び第２図を参照しなが
ら説明する。(F) Embodiment An embodiment of the present invention will be described with reference to FIGS. 1 and 2.
第２図社、本発明に係る半導体装置の平面図、第１図は
、第２図のＸ−Ｘ切断線における断面図である。FIG. 2 is a plan view of a semiconductor device according to the present invention, and FIG. 1 is a sectional view taken along the line XX in FIG.
図において、第１のＭＯＳ電界効果トランジスタは以下
のように構成されている。In the figure, the first MOS field effect transistor is configured as follows.
すなわち、低濃度のＰ型シリコン基板（１１）（ボロン
濃度： Ｉ Ｘ １０ ”ａｔｏｍｓ／ｃｍ’ 〜Ｉ
Ｘ １０ ”ａｔｏｍｓ／ ａｍ ” ）上にＳｉＯｘ
より成る厚いゲート絶縁膜（１２） （膜厚：１０００
Ａ〜７０００人）を介して形成されたポリシリコンより
成るゲート電極（１３）と、ゲート電極（１３）端部の
基板（１１）上に形成されたＮ′″型ンース拡散層（１
４）とドレイン拡散層（１５〉がある。That is, a low concentration P-type silicon substrate (11) (boron concentration: I x 10 "atoms/cm' ~ I
SiOx on
Thick gate insulating film (12) consisting of (film thickness: 1000
A gate electrode (13) made of polysilicon formed via a polysilicon layer (A~7000) and an N'' type diffusion layer (1) formed on the substrate (11) at the end of the gate electrode (13).
4) and a drain diffusion layer (15>).
ここで、ゲート絶縁膜（１２〉は５０００人程度のＬＯ
ＣＯＳ酸化膜によって形成されていてもよい。Here, the gate insulating film (12) is the LO of about 5000 people.
It may be formed of a COS oxide film.
ドレイン拡散層（１５〉は、ゲート近傍のＮ−型低濃度
不純物領域とオフセットゲート状に設けられたＮ＋型高
濃度不純物領域とから構成されている。The drain diffusion layer (15>) is composed of an N- type low concentration impurity region near the gate and an N+ type high concentration impurity region provided in the shape of an offset gate.
また図において第２のＭＯＳ電界効果トランジスタは第
１のＭＯＳ電界効果トランジスタに直列に接続されてお
り、以下のように構成されている。Further, in the figure, the second MOS field effect transistor is connected in series with the first MOS field effect transistor, and is configured as follows.
すなわち、基板（１１〉上のＰ型の高濃度ウェル領域（
１６） （ボロン濃度： Ｉ Ｘ １０ ”ａｔｏｍｓ
／ｃｍ” 〜ＩＸ １０ ” ａｔｏｍｓ／ ｃｍ ”
）上に５ｉｆｔより成る薄いゲート絶縁膜（１７）
（膜厚：２００Ａ〜５００人）を介して形成され、第１
のＭＯＳトランジスタのゲート電極〈１３〉と接続され
たポリシリコンより成るゲート電極（１８〉がある。That is, the P-type high concentration well region (11) on the substrate (11)
16) (Boron concentration: I x 10” atoms
/cm”~IX 10”atoms/cm”
) on which a thin gate insulating film (17) consisting of 5ift is applied.
(film thickness: 200A to 500 people), and the first
There is a gate electrode (18) made of polysilicon connected to the gate electrode (13) of the MOS transistor.
ここで、第２のＭＯＳトランジスタのゲート電極（１８
〉を第１層目のポリシリコン層で形成し、第１のＭＯＳ
）ランジスタのゲート電極（１３）を層間絶縁膜を介し
て第２層目のポリシリコン層で形成してもよい。ゲート
電極（１８〉端部の基板（１１〉上には、Ｎ１型ソース
拡散層（１９〉とＮ１型ドレイン拡散層（２０〉がある
。Here, the gate electrode (18
) is formed from the first polysilicon layer, and the first MOS
) The gate electrode (13) of the transistor may be formed of a second polysilicon layer with an interlayer insulating film interposed therebetween. On the substrate (11) at the end of the gate electrode (18), there are an N1 type source diffusion layer (19>) and an N1 type drain diffusion layer (20>).
ここで、Ｎ＋型ドレイン拡散層（２０〉は第１のＭＯＳ
電界効果トランジスタのＮ＋型ソース拡散層（１４〉と
同一のものである。Here, the N+ type drain diffusion layer (20> is the first MOS
It is the same as the N+ type source diffusion layer (14) of the field effect transistor.
以上のような構成において、ゲート電極（１３） 。In the above configuration, the gate electrode (13).
（１８）をゲート電極とし、第１のＭＯＳ電界トランジ
スタのＮ＋型ドレイン拡散層（１５〉から取り出された
Ａｌ電極（２１）をドレイン電極とし、第２のＭＯＳ電
界トランジスタのＮ”型ソース拡散層（１９〉から取り
出されたｉ電極（２１〉をソース電極とするＭＯＳ電界
効果トランジスタを提供するものである。(18) as the gate electrode, the Al electrode (21) taken out from the N+ type drain diffusion layer (15>) of the first MOS electric field transistor as the drain electrode, and the N'' type source diffusion layer of the second MOS electric field transistor. This provides a MOS field effect transistor in which the i-electrode (21> taken out from (19)) serves as a source electrode.
このように本発明の実施例によれば、第２のＭＯＳ電界
効果トランジスタが短チャンネル効果を防止しているの
で、第１のＭＯＳ電界効果トランジスタのゲート絶縁膜
を厚くし、基板濃度を下げ７−
ることにより、短チャンネル効果に律速されることなく
高耐圧化が可能である。According to the embodiment of the present invention, since the second MOS field effect transistor prevents the short channel effect, the gate insulating film of the first MOS field effect transistor is thickened and the substrate concentration is lowered. - By doing so, it is possible to achieve high voltage resistance without being rate-limited by short channel effects.
本実施例では、Ｎチ勺ンネルＭＯＳ電界効果トランジス
タについて説明したが、ＰチャンネルＭＯＳ電界効果ト
ランジスタに対しても適用できることは言うまでもない
。In this embodiment, an N-channel MOS field effect transistor has been described, but it goes without saying that the invention can also be applied to a P-channel MOS field effect transistor.
（ト〉発明の詳細
な説明したように本発明によれば低基板不純物濃度と厚
いゲート絶縁膜を有する第１のＭＯＳ電界効果トランジ
スタと高基板不純物濃度と薄いゲート絶縁膜を有する第
２のＭＯＳ電界効果トランジスタが直列に接続されてい
るので、第２のＭＯＳ電界効果トランジスタによって短
チャンネル効果を防止することができる。(G) As described in detail, according to the present invention, a first MOS field effect transistor having a low substrate impurity concentration and a thick gate insulating film and a second MOS field effect transistor having a high substrate impurity concentration and a thin gate insulating film are provided. Since the field effect transistors are connected in series, short channel effects can be prevented by the second MOS field effect transistor.
これによって、第１のＭＯＳ電界効果トランジスタを短
チャンネル効果に影響されることなく高耐圧化でき、全
体として非常に高い耐圧を実現したＭＯＳ電界効果トラ
ンジスタを製造することが可能である。As a result, the first MOS field effect transistor can be made to have a high breakdown voltage without being affected by the short channel effect, and it is possible to manufacture a MOS field effect transistor that achieves a very high breakdown voltage as a whole.
８−
第１図は第２図のＸ−Ｘ切断線における断面図、第２図
は本発明の実施例に係る半導体装置の平面図、第３図は
従来例に係るＭＯＳ電界効果トランジスタの断面図であ
る。8- FIG. 1 is a cross-sectional view taken along the line X-X in FIG. 2, FIG. 2 is a plan view of a semiconductor device according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view of a conventional MOS field effect transistor. It is a diagram.
Claims (4)
つ厚いゲート絶縁膜を有する第１のＭＯＳ電界効果トラ
ンジスタと、 前記基板上の一導電型の高濃度ウェル領域に形成され、
かつゲート絶縁膜の厚さを前記第１のＭＯＳ電界効果ト
ランジスタに比べて薄くした第２のＭＯＳトランジスタ
とを具備し、 前記第１のＭＯＳ電界効果トランジスタと前記第２のＭ
ＯＳトランジスタとが直列に接続して配置されているこ
とを特徴とする半導体装置。(1) a first MOS field effect transistor formed on a low concentration semiconductor substrate of one conductivity type and having a thick gate insulating film; and a first MOS field effect transistor formed on a high concentration well region of one conductivity type on the substrate;
and a second MOS transistor having a gate insulating film thinner than that of the first MOS field effect transistor, the first MOS field effect transistor and the second MOS field effect transistor
A semiconductor device characterized in that an OS transistor is connected and arranged in series.
絶縁膜がＬＯＣＯＳ酸化膜より成ることを特徴とする請
求項第１項記載の半導体装置。(2) The semiconductor device according to claim 1, wherein the gate insulating film of the first MOS field effect transistor is made of a LOCOS oxide film.
又はドレイン領域はゲート近傍の逆導電型の低濃度不純
物領域と、 オフセットゲート状に設けられたコンタクト抵抗補償用
の逆導電型の高濃度不純物領域とから成ることを特徴と
する請求項第１項又は第２項記載の半導体装置。(3) The source or drain region of the second MOS field effect transistor includes a low concentration impurity region of opposite conductivity type near the gate, and a high concentration impurity region of opposite conductivity type for contact resistance compensation provided in the shape of an offset gate. 3. A semiconductor device according to claim 1, characterized in that the semiconductor device comprises:
電極と前記第２のＭＯＳ電界効果トランジスタのゲート
電極とが接続して形成されていることを特徴とする請求
項第１項、第２項又は第３項記載の半導体装置。(4) The gate electrode of the first MOS field effect transistor and the gate electrode of the second MOS field effect transistor are connected to each other. The semiconductor device according to item 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002090A JPH03242977A (en) | 1990-02-21 | 1990-02-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002090A JPH03242977A (en) | 1990-02-21 | 1990-02-21 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03242977A true JPH03242977A (en) | 1991-10-29 |
Family
ID=12569224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4002090A Pending JPH03242977A (en) | 1990-02-21 | 1990-02-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03242977A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285838B2 (en) | 2005-01-06 | 2007-10-23 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
-
1990
- 1990-02-21 JP JP4002090A patent/JPH03242977A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285838B2 (en) | 2005-01-06 | 2007-10-23 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US7419864B2 (en) | 2005-01-06 | 2008-09-02 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
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