JPH0323661A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0323661A JPH0323661A JP1156817A JP15681789A JPH0323661A JP H0323661 A JPH0323661 A JP H0323661A JP 1156817 A JP1156817 A JP 1156817A JP 15681789 A JP15681789 A JP 15681789A JP H0323661 A JPH0323661 A JP H0323661A
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- Japan
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- epitaxial layer
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Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims 7
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば、小型モータ駆動用ドライバ一として
使用するラテラル●ダブルディフェーズド（ Ｌａｔｅ
ｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕａｅｄ ） ＭＯＳ
（以下ＬＤＭＯＳという）をＣＭＯＳロジック回路と
ｌチップ化するＩＣの製造方法に関する。
使用するラテラル●ダブルディフェーズド（ Ｌａｔｅ
ｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕａｅｄ ） ＭＯＳ
（以下ＬＤＭＯＳという）をＣＭＯＳロジック回路と
ｌチップ化するＩＣの製造方法に関する。
ＬＤＭＯＳとＣＭＯＳロジック回路の１チップ化ＩＣは
、Ｐ型基板（あるいはＮ型基板）にＮ型エピタキシャル
層（あるいはＰ型エピタキシャル層）を成長させ、この
エピタキシャル層をＣＭＯＳロジックＩ路領域とＬＤＭ
ＯＳ領域にＰＮ接合分離で分離し、分離したそれぞれの
領域に同じグロセスでＣＭＯＳロジック回路とＬＤＭＯ
Ｓを形成する方法により製造する。
、Ｐ型基板（あるいはＮ型基板）にＮ型エピタキシャル
層（あるいはＰ型エピタキシャル層）を成長させ、この
エピタキシャル層をＣＭＯＳロジックＩ路領域とＬＤＭ
ＯＳ領域にＰＮ接合分離で分離し、分離したそれぞれの
領域に同じグロセスでＣＭＯＳロジック回路とＬＤＭＯ
Ｓを形成する方法により製造する。
第３、図は従来のこのＩＩＩＣのＬＤＭＯＳの一例の構
造を示す断面図である。
造を示す断面図である。
Ｐ型基板１にＮ型エピタキシャル層２を約１０μｍ程度
の厚さに成長させ、エピタキシャル層２をＰ＋分離拡散
層３でＣＭＯＳロジック回路懺域とＬＤＭＯＳ領域に分
離し、ポリシリコンゲート４を形威し、このポリシリコ
ンデート４をマスクにして％Ｐタブ５と耐ソース領域６
及びＮ＋ドレイン領域７をセルフアライメント法による
二重拡散で形成する。
の厚さに成長させ、エピタキシャル層２をＰ＋分離拡散
層３でＣＭＯＳロジック回路懺域とＬＤＭＯＳ領域に分
離し、ポリシリコンゲート４を形威し、このポリシリコ
ンデート４をマスクにして％Ｐタブ５と耐ソース領域６
及びＮ＋ドレイン領域７をセルフアライメント法による
二重拡散で形成する。
さらに，Ｎ＋ソース領域６にＰタブ５に接続するＰ＋拡
散層８を形威し、一ソース領域６とＰタブ５とが同電位
になるように、Ｎ＋ソース領域６トＰ＋拡散層８とをＡ
ｌ配線９でショートする。
散層８を形威し、一ソース領域６とＰタブ５とが同電位
になるように、Ｎ＋ソース領域６トＰ＋拡散層８とをＡ
ｌ配線９でショートする。
Ｐタブ５はＬＤＭＯＳの基板（すなわちバックｆｆ−｝
）になるので、同電位にしないと寄生バイボーラトラ
ンジスタが動作するなどの不具合が生ずるためである。
）になるので、同電位にしないと寄生バイボーラトラ
ンジスタが動作するなどの不具合が生ずるためである。
従来の製造方法では、ソース領域６とタプ５を同電位に
するために、ソース領域６に拡散層８を形成し、この拡
散層８にもソース電極Ａｌ配線９をコンタクトさせるに
は、この部分のアライメントは高精度が必要であう，こ
の部分を面積的に小さくすることができない。
するために、ソース領域６に拡散層８を形成し、この拡
散層８にもソース電極Ａｌ配線９をコンタクトさせるに
は、この部分のアライメントは高精度が必要であう，こ
の部分を面積的に小さくすることができない。
ＬＤＭＯＳをドライバーとして使用するＩＣでは、ドラ
イバピリティを上げるために、ｌチップに複数個（ １
０００〜ｉｏｏｏｏ個）並べて形成する構造を採るた
め、単位セルの面゛積の縮小が強く望筐れる。
イバピリティを上げるために、ｌチップに複数個（ １
０００〜ｉｏｏｏｏ個）並べて形成する構造を採るた
め、単位セルの面゛積の縮小が強く望筐れる。
本発明は上記の事情に鑑みてなされたもので，ソース電
極Ａｌ配線部分を小さくできる製造方法を提供すること
を目的とする。
極Ａｌ配線部分を小さくできる製造方法を提供すること
を目的とする。
本発明の方法は，エピタキシャル層を薄くするか、各Ｌ
ＤＭＯＳに対して埋込み層を設け、ＬＤＭＯＳのタブを
基板に接続させ，分離拡散層にコンタクトし各ＬＤＭＯ
Ｓのソース電極に接続するＡｌ配線を設ける方法で、タ
ブとンース領域を基板、分離拡散層を介して接続させ、
高精度のアライメントを不必要にした方法である。
ＤＭＯＳに対して埋込み層を設け、ＬＤＭＯＳのタブを
基板に接続させ，分離拡散層にコンタクトし各ＬＤＭＯ
Ｓのソース電極に接続するＡｌ配線を設ける方法で、タ
ブとンース領域を基板、分離拡散層を介して接続させ、
高精度のアライメントを不必要にした方法である。
第１図は請求項第１項に示す方法によるＬＤＭＯＳの一
例の構造を示す断面図である。
例の構造を示す断面図である。
図において第３図の符号と同一符号は同一または相当す
る部分を示し、１０はＰ＋分離拡散層３にコンタクトし
ソース電極Ａｌ配線９に接続するＭ配線である． Ｎエピタキシャル層２の成長を５μｍの厚さ以下に抑え
る以外は従来と同じ方法で、ポリシリコンゲート４を形
成し、このポリシリコンダート４をマスクにして，二重
拡散でＰ型基板１とオーバーラップするＰタブ５と一ソ
ース領域６及びＮ＋ドレイン領域７を形成する。
る部分を示し、１０はＰ＋分離拡散層３にコンタクトし
ソース電極Ａｌ配線９に接続するＭ配線である． Ｎエピタキシャル層２の成長を５μｍの厚さ以下に抑え
る以外は従来と同じ方法で、ポリシリコンゲート４を形
成し、このポリシリコンダート４をマスクにして，二重
拡散でＰ型基板１とオーバーラップするＰタブ５と一ソ
ース領域６及びＮ＋ドレイン領域７を形成する。
そして、戸分離拡散層３にコンタクトし各ＬＤＭＯＳの
ソース電極Ｍ配線９に接続するＡｌ配線ｌＯを設け、Ｐ
タブ５をＰ型基板１、Ｐ＋分離拡散ＮＩＩ３を介してＮ
＋ソース領域６に接続する。
ソース電極Ｍ配線９に接続するＡｌ配線ｌＯを設け、Ｐ
タブ５をＰ型基板１、Ｐ＋分離拡散ＮＩＩ３を介してＮ
＋ソース領域６に接続する。
第２図は請求項第２項に示す方法によるＬＤＭＯＳの一
例の構造を示す断面図である。
例の構造を示す断面図である。
図において第１区、第３図の符号と回一符号は同一また
は相当する部分を示し、ｌ１は戸埋込み層である。
は相当する部分を示し、ｌ１は戸埋込み層である。
埋込み層１１を設けることによシ、この方法では、エピ
タキシャル層２を５μｍ以上の厚さにすることができる
。
タキシャル層２を５μｍ以上の厚さにすることができる
。
上記方法によると、タブ５をソース電極Ａｌ配線９に接
続する精度の高いアライメントを要する拡散層８が不要
になシ、ソース部面積を従来よう大幅に縮小することが
できる。
続する精度の高いアライメントを要する拡散層８が不要
になシ、ソース部面積を従来よう大幅に縮小することが
できる。
以上説明したように、本発明によれば、従来の方法に比
べ、高精度なアライメントが不要になるとともに、ソー
ス領域を縮小することができ、１チッグに多数のＬＤＭ
ＯＳを並べて設けるＩＣの集積度を高めるのに寄与する
効果が大である。
べ、高精度なアライメントが不要になるとともに、ソー
ス領域を縮小することができ、１チッグに多数のＬＤＭ
ＯＳを並べて設けるＩＣの集積度を高めるのに寄与する
効果が大である。
第１図は請求項第１項に示す方法によるＬＤＭＯＳの一
例の構造を示す断面図、第２図は請求項第２項に示す方
法によるＬＤＭＯＳの一例の構造を示す断面図，第３図
は従来のとの檀ＩＣのＬＤＭＯＳの一例の構造を示す断
面図である。 １・・・Ｐ型基板、２・・・Ｎ型エピタキシャル層、３
・・・戸分離拡散層、４・・・ポリシリコンゲート、５
・・・Ｐタグ、６−Ｎ”ソース領域、７・・・Ｎ＋ドレ
イン領域、９・・・ソース電極Ｍ配廟、１０・・・Ｍ配
線、１１・・・Ｐ＋埋込み層 なか図中同一符号は同一又は相当する部分を示す．
例の構造を示す断面図、第２図は請求項第２項に示す方
法によるＬＤＭＯＳの一例の構造を示す断面図，第３図
は従来のとの檀ＩＣのＬＤＭＯＳの一例の構造を示す断
面図である。 １・・・Ｐ型基板、２・・・Ｎ型エピタキシャル層、３
・・・戸分離拡散層、４・・・ポリシリコンゲート、５
・・・Ｐタグ、６−Ｎ”ソース領域、７・・・Ｎ＋ドレ
イン領域、９・・・ソース電極Ｍ配廟、１０・・・Ｍ配
線、１１・・・Ｐ＋埋込み層 なか図中同一符号は同一又は相当する部分を示す．
Claims (2)
- （１）基板にエピタキシャル層を成長させ、該エピタキ
シャル層をＰＮ接合分離で他の素子領域と分離し、ポリ
シリコンゲートを形成してセルフアライメント法による
二重拡散でタブとソース・ドレイン領域を形成する方法
によりラテラル・ダブルディフューズドＭＯＳをＣＭＯ
Ｓロジック回路と１つのチップに形成する半導体装置の
製造方法において、 基板に成長させるエピタキシャル層の厚さを５μｍ以下
に抑え、該エピタキシャル層に形成するタブを基板と接
触あるいはオーバーラップさせ、ラテラル・ダブルディ
フューズドＭＯＳ部をＰＮ接合分離する分離拡散層にコ
ンタクトし各ラテラル・ダブルディフューズドＭＯＳの
ソースに接続するＡｌ配線を設けることを特徴とする半
導体装置の製造方法。 - （２）基板にエピタキシャル層を成長させ、該エピタキ
シャル層をＰＮ接合分離で他の素子領域と分離し、ポリ
シリコンゲートを形成してセルフアライメント法による
二重拡散でタブとソース・ドレイン領域を形成する方法
によりラテラル・ダブルディフューズドＭＯＳをＣＭＯ
Ｓロジック回路と１つのチップに形成する半導体装置の
製造方法において、 基板の各ラテラル・ダブルディフューズドＭＯＳ領域に
埋込み層を形成してエピタキシャル層を成長させ、該エ
ピタキシャル層に形成するタブを上記埋込み層と接触あ
るいはオーバーラップさせ、ラテラル・ダブルディフュ
ーズドＭＯＳ部をＰＮ接合分離する分離拡散層にコンタ
クトし各ラテラルダブルディフューズドＭＯＳのソース
に接続するＡｌ配線を設けることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156817A JPH0323661A (ja) | 1989-06-21 | 1989-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156817A JPH0323661A (ja) | 1989-06-21 | 1989-06-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323661A true JPH0323661A (ja) | 1991-01-31 |
Family
ID=15635987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156817A Pending JPH0323661A (ja) | 1989-06-21 | 1989-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278414B1 (en) | 1996-07-31 | 2001-08-21 | Qualcomm Inc. | Bent-segment helical antenna |
-
1989
- 1989-06-21 JP JP1156817A patent/JPH0323661A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278414B1 (en) | 1996-07-31 | 2001-08-21 | Qualcomm Inc. | Bent-segment helical antenna |
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