JPH03233738A - プログラム暴走監視方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） コンピュータのプログラ二が正常に実行されｔくなった
事を検出するプログラム暴走監視方式；こ関し、 ＣＰＵが処理するプログラムの実行優先順位の低いタス
クが、無限ループ又はデッドロック等に陥った時でも、
その検出が可能であり、また、タスクの実行時間が、Ｗ
ａｔｃｈ　Ｄｏｇ　Ｔｉｍｅｒによるリセット処理の間
隔により制限されないようなプログラム暴走監視方式を
目的とし、 ＣＰＵがメモリ内のプログラムを続出して実行しタイマ
が一定周期で該ＣＰＵに対し割込信号を発し該ｃｐｕが
該割込信号を基にカウンタに実行に必要な計時をさせ、
その計数値を予めランチに保持している値と比較し等し
くなった時に）ＩＡＬＴ信号を発生して該ｃｐｕの実行
を停止させるとともに該割込の一定回数毎に該カウンタ
の計数値をリセットするシステムにて、ｘｌ　ｃ　Ｐ　
Ｕより該カウンタの計数値の読出しを可能とする記憶手
段と、該ランチの保持値の書替えを可能とする記憶手段
を具え、さらに該ＣＰυにて実１テされるプログラムの
８能単位毎の最大実行時間を設定することにより、各プ
ログラムの機能単位の処理時間に応した暴走の監視を行
うように構成する。

こ産業上の利用分野〕 本発明はコンピュータのプログラムが正常に実行されな
くなった事を検出するプログラム暴走監視方式に関する
。

コンピュータシステムでは、ハードウェアでプログラム
の実行を監視するタイマ所謂−ａｔｃｈ　ｄｏｇｔｉｍ
ｅｒ、ＷＤＴを設け、プログラムにより一定周期内にリ
セット（ＷＤＴリセット）が実行されない場合は、プロ
グラムの暴走と見做して、ハードウェアによりＣＰＵの
実行を停止させて、システムへの悪影響を防止している
。

ξ従来の技術〕 従来のプログラム暴走監視方式は、第４図に示す如＜　
、ＣＰＵ　ｌ−１がメモリ１−２内のプログラムを読み
出して実行する。タイマ１−４は一定周期で、ＣＰ［Ｉ
　Ｌｌ　ニ対し割込信号を発生し、ＣＰＵ　Ｌｌは、こ
の割込信号を基準としプログラムの実行に必要な計時処
理を行うとともに、この割込のＮ回（Ｎは１以上の整数
）につき１回の割合でＷＤＴリセット処理を行う。そし
て此の−ＤＴリセント処理が行われると、ＣＰＵ　１１
が、バス１−３上に所定のアドレス信号を出力する。す
るとデコーダ１−８がカウンタ１−１０へリセット信号
１−９を送出する。その時、カウンタ１−１０はデコー
ダ１−８からのリセット信号１−９により、計数値を零
に戻す。

カウンタ１−１０は、クロック１−５からの周期信号を
計数しており、その計数値は比較回路１−６に入力され
る。比較回路１−６は、その計数値とランチ１−１１に
予め保持されている値を比較し、両者が等しくなった時
にプログラムの実行を停止させる、所謂ＨＡＬＴ信号を
送出し、ＣＰＵ　１−１にプログラムの実行を停止させ
る。ここでクロック１−５からの周期信号を１０　ｍ５
ｅｃ、ラッチ１−１１の保持値を５０タイマ１−４の周
期を２０ｍ５ｅｃとすれば、ＣＰＵ　１１は、タイマ１
−４からの２５回の割込みにつき１回の割合で、ＷＤＴ
リセット処理を行えば、プログラムの実行を継続できる
。またプログラムの暴走により−ＤＴリセット処理が実
行できなくなった場合は、最大で１０　ｘ　５０＝５０
０ｍｓｅｃ後に、ＣＰＵ　１−１のプログラムの実行が
停止される。

次に、ＣＰＵ　１−１にて実行するプログラム・シーケ
ンスの一例を第３図に示す。同図において、タスク１，
２．３は、第４図のメモリ１−２に格納されるプログラ
ムの機能単位であり、夫々が時分割で動作することによ
り、コンピュータシステムの目的とする処理を実行する
。メモリ１−２の内部のＯ３（Ｏｐｅｒａｔｉｎｇ　Ｓ
ｙｓｔｅｍ）は、前記タスクＬ２．３の実行制御を行い
、コンピュータシステムを効率良く動作させる為のプロ
グラムである。Ｏ３は、外部回路からの割込み、タスク
からの制御要求等を契機として、メモリＩ−２に格納さ
れているデータＴＣ８（Ｔａｓｋ　Ｃｏｎｔｒｏｌ　Ｂ
Ｌｏｃｋ）を基にして５亥当するタスクの起動、停止等
の実行制御を行う。尚、ＴＣＢは、各タスクに対応して
実行優先順位、実行開始アドレス、実行中断アドレス、
タスク状態等の情報を保持している。本例では、タスク
の実行優先順位は、高い順にタスク１．タスク２．タス
ク３とする。

以下に実行プログラムのシーケンスの一例を示す。

■ＣＰυ１−１に接続された外部回路からタスク２の実
行開始要因となる割込信号が入力される。

■Ｏ５は、タスク２のＴＣＢより実行開始アドレスを求
め、同タスク２へＣＰＵの実行権を移す。

■タスク２は、処理実行中に、タスクｌの起動要求をＯ
３に対して発行する。

■Ｏ３は、タスク１の実行優先順位が高いので、タスク
２の実行中断アドレスをタスク２のＴＣＨに保存した後
、タスク１のＴＣＢより実行開始アドレスを求め、タス
ク１へＣＰＵの実行権を移す。

■タスクｌは、処理を終了すると、Ｏ３に対して実行終
了要求を発行する。

■Ｏ８は、タスク２が実行終了していないため、同タス
ク２のＴＣＢより実行中断アドレスを求め、ｃｐｕの実
行権を移す。

■タスク２は、処理を終了すると、Ｏ５に対して実行終
了要求を発行する。

ここで、ＷＤＴリセット処理の実行方式として、以Ｆの
３通りがある。

（ａ）タイマ１−４からの割込み処理ルーチンにて、Ｗ
ＤＴリセット処理を実行する。

（ｂｌ実行優先順位が一番高いタスクを周期的に起動し
同タスクにてＷＤＴリセット処理を実行する。

（Ｃ）実行優先順位が一番低いタスクを周期的に起動し
同タスク↓こて−ＤＴリセット処理を実行する。

［発明が解決しようとする課題］ 上記（ａｌ、　（ｂｌの場合は、実行優先順位の低いタ
スクが、処理の′Ｐ、結しない無限ループ又は処理が停
止し続けるデッドロック等に陥った時には、プログラム
異常の検出が不可能である。また、（Ｃ）の場合は、タ
スクの実行時間が、ＷＤＴ　リセ・ノド処理の間隔によ
り制限されるため、プログラムの柔軟性に欠けるという
問題があった。本発明の課題は、ＣＰＵの処理する実行
優先順位の低いタスクか無限ループ又はデッドロック等
に陥った時でも、そのプログラム異常の検出が可能であ
り、且つタスクの実行時間が、ＷＤＴリセット処理の間
隔により制限されないようなプログラム暴走監視方式の
提供にある。

１課題を解決するための手段〕 この課題は、第１図の如＜　、ＣＰＵ　２−１より、カ
ウンタ２−１０の計数値の読出しを可能とする記憶手段
２−１３と、ラッチ２−１１の保持値の書替えを可能と
する記憶手段２−１２を具え、さらにＣＰＵ　２−１が
実行するタスク１，２．３毎の最大実行時間を設定する
ことにより、各タスクＬ２．３の処理時間に応した暴走
の監視を行うようにした本発明によって解決される。

本発明のプログラム暴走監視方式の基本構成を示す第１
図の原理図において、 １は、ＣＰＵ　２−１の実行するメモリ２−２の内部の
実行優先順位が一番高いプログラムの機能単位であるタ
スクである。

２は、ＣＰＵ　２−１の実行する。Ｚモリ２−２の内部
の実行優先順位が次に高いタスクである。

３は、ＣＰｔ１２−１　の実行するメモリ２−２の内部
の実行優先順位が一番低いタスクである。

２−１は、メモリ２〜２の内部のブロクラムを実行する
ＣＰじである。

２２は、ＣＰＩＪ２〜ｌが実行するプログラムを内蔵す
るメモリてあって、基本プロゲラ、Ｌ　Ｏ５，タスク１
タスク２．タスク３を内蔵する。

２−３５よ、ＣＰｔ１２−１の制御により、メモリ２−
２のプログラムのデータとアドレスを人出力するハスで
ある。

２−４は、ＣＰＵ　２−１に対し一定周期で割込信号を
発生するタイマである。

２−５は、カウンタ２−１０が計数する周期信号を発生
して該カウンタに供給するクロックである。

２−６は、カウンタ２−１０がクロックを計数した計数
値と、ラッチ２−１１が予め保持している計数値とを比
較□で、同し値の時にＨＡ　Ｌ　Ｔ信弓を発生してＣＰ
Ｏ２〜１−・送出する比；咬回路である。

２＝８は、ＣＰｔ１２−１のＷＤＴリセット処理が行わ
れ、３ｇｃｐｕがメモリ２−２からハス２−３上↓こ所
定のアドレスを出力した時に、該アドレスを解読してカ
ウンタ■−１０へ其の計数値を零とするリセット信号１
９を出力するデコーダである。

２−９は、デコーダ２−８がカウンタ２−工０へ出力す
るリセット信号である。

２−１０は、クロック２−５からの周期信号を計数する
カウンタであって、その計数値を比較回路２−６へ送出
するが、リセット信号２−９によりその時までの計数値
が零とされる。

２−１１は、予め比較の基準となる値が書き込まれ保持
するランチである。

２−１３は、ＣＰＵ　２−１より、カウンタ２−１０の
計数値の続出しを可能とする記憶手段である。

２−１２は、ＣＰＵ　２−１より、ラッチ２−１１の保
持値の書き替えを可能とする記憶手段ある。

そしてＣＰｔ１２−１が実行するメモリ２−２内のタス
りＬ２，３毎の最大実行時間を設定することにより各タ
スクの処理時間↓こ応した暴走の監視を行うようムこ構
成する。

〔作用〕

本発明では、ＣＰ［Ｉ　２−１のメモリ２．２の内部の
Ｏ５が、タスク１２．３の起動時に、記憶手段２−１２
のラッチ・バッファを介し、ラッチ２−１１の保持値を
最大実行時間に書替え設定し、タスク実行中断時に、記
憶手段２−１３のカウンタ・へソファを介して、カウン
タ２−１０の計数値を読出し、其の計数値をタスク実行
時に、ラッチ２−１１へ設定するので、タスク１．２．
３毎に設定されている最大実行時間をもってプログラム
の暴走監視が可能となる。従って、本発明のプログラム
暴走監視方式は、ＣＰＵの処理する実行優先順位の低い
タスクが無限ループ又はデンドロツク等に陥った時でも
、そのプログラム異常の検出が可能であり、また、タス
クの実行時間が、ＷＤＴ　リセット処理の間隔により制
限されないので問題は解失される。

Ｅ実施例］ 第２図は本発明の実施例のプログラム暴走監視方式の構
成を示すプロ、り図であって、同図に右ける２−１〜２
−９は、第３図の従来例の１−１〜ｌ−９と同様の動作
を行う。第２図において、記憶手段２−１２は、ハス２
−３とランチ２−１１の間で該ラッチの保持する計数値
の書替えの為に書込み読出しを行うランチ・バッファで
あり、記憶手段２−１３は、ハス２−３とカウンタ２−
１０の間で該カウンタの計数値の読出しの為に書込み読
出しを行うカウンタ・バッファである。

第３図は本発明の実施例の動作を説明するための実行プ
ログラム・シーケンス図である。

第２図において、カウンタ２−１０は、その計数値を比
較回路２−６とカウィタハッファ２−１３に出力する。

カウンタバッファ２−１３は、ＣＰＵ　２−１からの読
出し制御に従い、その時点の計数値をバス２−３に出力
する。

ラッチ・バッファ２−１２は、ＣＰＵ２−１からの書込
み制御に従い、ハス２−３上のデータをラッチ２−１１
に出力する。ランチ２〜１１番よ、同データを比較回路
２−６に出力する。

本発明の実施例のＷＤＴリセット処理は以下の通り行わ
れる。

■ＣＰ［］　２−１が、カウンタ・バッファ２−１３よ
り、現在のカウンタの計数値を読み込み、メモリ２−２
に格納する。

■ＣＰＵ　２−１が、ハス２−３上にデコーダ２−８の
出力のアドレスを出力し、これをカウンタ２−１０への
りセント信号とする。

■ＣＰＬＩ　２−１が、ラッチ・バッファ２−１２に新
しい値を書き込む。

次に、第２図に示す実行プログラム・シーケンスにおけ
る本実施例の動作を説明する。

■ＣＰＵ　２−１に接続された外部回路からタスク２の
実行開始要因となる割込信号が人力される。

■Ｏ３は、タスク２のＴＣＢよりＷＩＬＴ値を求め、前
記ＷＤＴリセット処理を実行（現在の計数値は破棄）し
た後、タスク２へＣＰＵの実行権を移す。

■タスク２は１．処理実行中に、タスク１の起動要求を
Ｏ３に対して発行する。

■Ｏ３は、タスク１の実行優先順位が高いため、タスク
２の実行中断アドレスを同ＴＣＨに保存した後、タスク
ＩのＴＣＢより−ＤＴ値を求め、前記の匈ＤＴリセット
処理を実行し、現在の計数値をタスク２のＴＣＢに保存
する。更に、タスク１のＴＣＢより実行開始アドレスを
求め、同タスクへＣＰＵの実行権を移す。

■タスクｌは、処理が終了すると、Ｏ３に対して実行終
了要求を発行する。

■Ｏ３は、タスク２が実行終了していないため、同タス
ク２のＴＣＢより、■で保存していた計数値を求めてＷ
ＤＴリセット処理を実行（現在の計数値は破棄）した後
に、同タスクのＴＣＢより実行中断アドレスを求め、Ｃ
ＰＵの実行権を移す。

■タスク２は、処理が終了すると、Ｏ３に対して実行処
理を発行する。

〔発明の効果〕

以上説明した如く、本発明によれば、プロゲラ、ｉ、ｉ
能鎮位（タスク）毎の暴走監視が可能となるので、■実
行優先順位の低いタスクの無限ループ又はデッド・ロッ
ク等が検出可能となる。■プログラムの柔軟性に制限を
与えない。したがって、本発明を用いたコンピュータシ
ステムの信頼性を向りする効果が得られる。

【図面の簡単な説明】

第１図は本発明のプログラム暴走監視方式の基本構成を
示す原理図、 第２図は本発明の実施例のプログラム暴走監視方式の構
成を示ナブロノク図、 第３図は本発明の実施例の動作を説明するための実行プ
ログラム・ンーケンス図、 第４図は従来のプログラム暴走監視方式のブロック図で
ある。 図において、 １．２．３はタスク、１−１．２−１はＣＰＵ、　１−
２．２−２はメモリ、１−３．２−３はハス、１−４．
２−４はタイマ、１−５．２−５はクロック、１−６．
２−６二よ比較回路、Ｌ８２−８はデコーダ、Ｉ−９，
２−９はリセ、（・信号、１−１０２−１０はカウンタ
、１−ＩＬ２−１１はう、チ、２−１２は記憶手段でラ
ンチ・バッファ、２−１３は記憶手段でカウンタ・ハソ
ファである。

Claims (1)

【特許請求の範囲】
1. ＣＰＵ（２−１）がメモリ（２−２）のプログラムを読
   出して実行しタイマ（２−４）が一定周期で該ＣＰＵに
   対し割込信号を発し該ＣＰＵが該割込信号を基にカウン
   タ（２−１０）に実行に必要な計時をさせ、その計数値
   を予めラッチ（２−１１）に保持している値と比較し等
   しくなった時に信号を発生して該ＣＰＵの実行を停止さ
   せるとともに該割込の一定回数毎に該カウンタの計数値
   をリセットするシステムにおいて、該ＣＰＵより該カウ
   ンタの計数値の読出しを可能とする記憶手段（２−１３
   ）と、該ラッチの保持値の書替えを可能とする記憶手段
   （２−１２）を具え、さらに該ＣＰＵにて実行されるプ
   ログラムの機能単位（１、２、３）毎の最大実行時間を
   設定することにより、各プログラムの機能単位の処理時
   間に応じた暴走の監視を行うことを特徴としたプログラ
   ム暴走監視方式。