JPH03230577A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は１つのメモリセルを１つのトランジスタで構
成した一括消去型ＥＥＰＲＯＭ　（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ　Ｅｒａｅａｂｌｅ　ａｎｄ　Ｐｒａｙ、　ｒａ
ｍｍａｂｌｅ　ＲＯ１ｉ！　）に関するものである。

〔従来の技術〕

第３図は従来の一括消去型ＥＥＰＲＯＭの構造を示す断
面図である。図において、（１）は制御信号が加わるゲ
ート″ｆｌＬ極、（２）は電子を捕獲するためのフロテ
イングゲー）　、（３）はソース、（４）はドレイン、
（５）はゲート電極（１）とフローティングゲート（２
）間のゲート間絶縁膜であり通常１００λ以上の膜厚と
なっている。（６）はフローティングゲート（２）下の
絶縁膜であり、１００　’Ａ程度或いはそれ以下の膜厚
となっている。（７）はチャネル、（８）は基板である
。

次に動作について説明する。

メモリの書込み時は、ソース（３）を接地しくｖ８；Ｇ
ＮＤ）、ゲート電極（１）とドレイン（４）に高電圧を
引加する。ゲート電極（１）下の基板（１ｏ）表面には
チャネル（７）が形成され、ドレイン（４）空乏層で発
生したホットエレクトロンがクリ−ティングゲート（２
）にアバブンシエ注入され、書込みが行われる。

消去時は、ドレイン（４）とゲートｔ　！　（１）を接
地（ＶＧ：Ｖａ＝ＧＮＤ　）　Ｌ、ソース（３）に高電
圧を引加する。

第４図は消去時の回路を示す回路図である。図において
（１２）は高電圧１［ｔＡ回路である。

この時フローティングゲート（２）に捕獲されていた電
子は、絶縁膜（６）の膜厚が１００λ以下と薄いための
トンネル現象によりソース（３）に放出され、消去が行
われる。

第５図は書込み及び消去におけるメモリのドレイン１流
（Ｉ：））とゲート電圧（Ｖｃ）の特性を示すグラフで
ある。書込み債はフローティングゲート（２）に電子が
注入されているためメモリのしきい値電圧（以下ＶＴＲ
と呼ぶ）は大きくなり図に示すＶＴＨｐの状態になる。

消去時はフローティングゲート（２）から電子が放出さ
れるためＶＴＨは小さくなり図に示すＶＴＨＥ　の状態
になる。また、この時ＶＴＨＥは負・すなわちデプレッ
ション状■になる。

［発明が解決しようとする課題］ 従来の一括消去型ＥＥＰＲＯＭは以上のように構成され
ているので、メモリを消去した後のメモリはデプレッシ
ョン状態になるため、メモリをマトリクス状態に配置し
各メモリのドレインをビットラインでＮＯＲ接続した場
合、非選択のメモリがテ。

プレッションの時、導通状態となるため誤動作してしま
うという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、１つのメモリ七ルを１つのメモリトランジス
タで構成すると共に、誤動作を防止する半導体記憶装置
を得ることを目的とする。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、消去後のＶＴＨｆエ
ントンスメント状態に保つような電流検出回路を付加し
たものである。

〔作用］ この発明においてメモリの消去後も書込み後と同様メモ
リハエントンスメント状態になるため、メモリをマトリ
クス状に配置し、各メモリのドレメンをビットフィンで
ＮＯＲ接続しても、非選択のメモリが、非導通状態にな
るため、誤動作しないようにすることができる。

［実施例］ 以下、この発明の一実施例を図について説明する。第１
図は半導体記憶装置のメモリ消去時の回路構成を示す回
路図である。図において、（１０）は電流検出回路、（
１１）は電位差検出回路、（１２）は高電圧電源回路、
（１３）は制御信号である。メモリのドレインは、第４
図の従来例同様接地されている。

ゲート′ｆｉＬＦＭには正電圧ＶＱ例えば１ｖが印加さ
れているっメモリのソースは電流検出回路（ｌＯ）の一
方と接続し、電流検出回路（１０）の他方は高電圧電源
回路（１２）に接続されている。またこの例の場合、電
流検出回路（１０）は１つのトランジスタとそのソース
電位（ｖ８）とドレイン電位（Ｖｏ）との差をセンスす
る電位検出回路（１１）と、上記電位差が有る場合と無
い場合で異なる出力となる制御信号（１３）を発生する
部分から成る。

消去開始時、メモリのソースは高電圧ｖ８が印加され、
第３図の従来例に示したようにフローティングゲート（
２）からトンネル現象により電子がソース（３）に放出
されろうこの時の電流は１つのメモリ七″当り１μＡ以
下と小さく電流検出回路（１０）内のトランジスタのソ
ース・ドレイン間の電位差（ｖＨ）　Ｖ　Ｂ　）は非常
に小さく電位差検出回路（１１）は電位差がないと判断
するように設定しておき、ある制御信号（１３）レベル
を発生する。例えばこの時「Ｈ」とする。この制御信号
（１３）が「Ｈ」の時、高電圧電源回路（１２）は、高
電圧を供給する。消去が進むとメモリのＶＴ）ｔは低下
し、ＶＴＴ（が１ｖになるとチャネル（７）が形成され
、メモリは導通状態になる。

これは消去時のメモリのゲート［極（１）　Ｋ　Ｉ　Ｖ
が印加されているからである。メモリが導通状態になる
とチャネ／Ｌ／Ｎ、流は１μＡ以上の電流となるため、
上記）ランジヌタのソース・ドレイン間に電位差（Ｖｏ
−Ｖ８）が生じる。この電位差をセンスすると電位差検
出回路（１１）からは、異なるレベル「Ｌ」が発生し、
この信号が高電圧電源回路（１２）に入力されて、高電
圧の供給をやめる。これにより、消去に必要な高電圧が
メモリのソース（３）に加わらなくなるため消去が完了
する。この時のＶＴＲはＩＶでありエントンスメント状
態で消去が完了する。第２図はメモリの消去時と書込み
時のドレイン電流（ＩＩ））とゲート電圧（Ｖｃ）の関
係を示すグラフであるが、書込み後のＶＴＨ（＝ＶＴＨ
Ｐ　）　、消去後のＶＴＲ（＝ＶＴＨＥ）共に正の状態
となっている。

〔発明の効果Ｊ 以上のように、この発明によればメモリがエレハンスメ
ント状態で自動的に消去を完了させることができるよう
な電流検出回路を付加しているため、１つのメモリセル
を１つのメモリトフンジスタで構成することができ、メ
モリの大谷量化が容易になるっ なお、上記実施例では、フローティングゲートを有する
メモリについて説明したが、ゲート電極チャネル間の絶
縁膜中にトラップ準位を有するメモリについても同様で
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置のメ
モリ消去時の回路構成を示す回路図、第２図は第１図の
半導体記憶装置のメモリ消去時と書込み時のドレイン電
流とゲート電圧の関係を示すグラフ、第３図は従来の一
括消去型ｇＥＰＲＯＭのｍ造を示す断面図、第４図は第
３図のＥＥＰＲＯＩＩＩのメモリ消去時の回路を示す回
路図、＠５図は第３図のＥＥＰＰＣＩの書込み及び消去
におけるドレイン電流とゲート電圧の関係を示すグラフ
である。 図において、（１０は電流検出回路、（１１）は電位差
検出回路、（１２）は高圧電源回路、（１３）は制御信
号である。 なお、図中同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. ゲート・チャネル間の絶縁膜中にフローティングゲート
   または電荷トラップ準位を有し、電気的に書換え可能な
   絶縁ゲート型不揮発性メモリにおいて、フローティング
   ゲート中または電荷トラップ準位中の電子を抜き去る消
   去時、メモリのゲートには電圧を引加し、ドレインまた
   はソースの一方は接地し、他方は電流検出回路の一方と
   接続し、電流検出回路の他方はスイッチング可能な高電
   圧電源回路に接続されていることを特徴とする半導体記
   憶装置。