JPH03153087A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03153087A JPH03153087A JP1293316A JP29331689A JPH03153087A JP H03153087 A JPH03153087 A JP H03153087A JP 1293316 A JP1293316 A JP 1293316A JP 29331689 A JP29331689 A JP 29331689A JP H03153087 A JPH03153087 A JP H03153087A
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- JP
- Japan
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- memory
- resistor
- gate
- hand
- memories
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- Pending
Links
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- 230000015654 memory Effects 0.000 claims abstract description 34
- 239000011159 matrix material Substances 0.000 abstract description 4
- 230000008030 elimination Effects 0.000 abstract 2
- 238000003379 elimination reaction Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
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Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は１つのメモリセルｔ−１つのトランジスタで
構成した一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｌｒｉｃａ
ｌｌｙ Ｅｒａｓｂｌｅ ａｎｄ Ｐｒｏｇｒａｒｎｍ
ａｂｌｅ ＲＯＭ）に関するものである。
構成した一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｌｒｉｃａ
ｌｌｙ Ｅｒａｓｂｌｅ ａｎｄ Ｐｒｏｇｒａｒｎｍ
ａｂｌｅ ＲＯＭ）に関するものである。
一括消去型ＥｇＰＲＯＭのメモリ断面構造を第３図に示
す。図において、（１）は制御信号が加わるゲート電ｆ
ｆ１．１２＋は電子を捕獲する次めのフローティングゲ
ート、 （３１、（４）はそれぞれソース、ドレインと
なる拡散層、（５）はゲート電［（１）と、フローティ
ングゲート（２）間の絶縁膜で１通常１００Ａ以上の膜
厚となっている。（６）ハフローティングゲート（２）
下の絶縁膜で、１００Ａ程度或いはそれ以下の膜厚とな
っている。（７）はチャネル領域、α１は基板を示して
いる。
す。図において、（１）は制御信号が加わるゲート電ｆ
ｆ１．１２＋は電子を捕獲する次めのフローティングゲ
ート、 （３１、（４）はそれぞれソース、ドレインと
なる拡散層、（５）はゲート電［（１）と、フローティ
ングゲート（２）間の絶縁膜で１通常１００Ａ以上の膜
厚となっている。（６）ハフローティングゲート（２）
下の絶縁膜で、１００Ａ程度或いはそれ以下の膜厚とな
っている。（７）はチャネル領域、α１は基板を示して
いる。
Ｅｉ８ＰＲＯＭの書込み時はソース（３）を接地しくｖ
ｌＩ＝ＧＮＤ ）、ゲート電極（１）とドレイ／（４）
に高電圧を印加する。ゲート電［（１）下の基板ａ１表
面にはチャネル（７）が形成され、ドレイン（４）空乏
層で発生し次ホントエレクトμノが７０−ティングゲー
ト（２）にアバランシュ注入され、書込みが行われる。
ｌＩ＝ＧＮＤ ）、ゲート電極（１）とドレイ／（４）
に高電圧を印加する。ゲート電［（１）下の基板ａ１表
面にはチャネル（７）が形成され、ドレイン（４）空乏
層で発生し次ホントエレクトμノが７０−ティングゲー
ト（２）にアバランシュ注入され、書込みが行われる。
消去時はドレイン（４）とゲート電＄１（１１を接地（
Ｖに＝Ｖｓ＝ＧＮＤ）Ｌ、７−Ｘ（３）に高電圧（Ｖｐ
ｐ）を印加する０その様子を第４図に示す。この時、フ
ローナイングゲート（２）に捕獲されてい７’Ｃ［子は
、絶縁膜（６）の膜厚が１００Ａ以下と薄い几め、トン
ネル現象によりソース（３）に放出され、消去が行なわ
れる。
Ｖに＝Ｖｓ＝ＧＮＤ）Ｌ、７−Ｘ（３）に高電圧（Ｖｐ
ｐ）を印加する０その様子を第４図に示す。この時、フ
ローナイングゲート（２）に捕獲されてい７’Ｃ［子は
、絶縁膜（６）の膜厚が１００Ａ以下と薄い几め、トン
ネル現象によりソース（３）に放出され、消去が行なわ
れる。
書込み及び消去におけるメモリのドレイン電流（ＩＤ）
とゲート電圧（ｖＧ）の特性を第５図に示す。
とゲート電圧（ｖＧ）の特性を第５図に示す。
書込み後はフローティングゲート（２）に電子が注入さ
れている之め、メモリのしきい値（以下ＶＴＨと呼ぶ）
は大きくなりＶＴＲＰの状態になる。消去時はフローテ
ィングゲート（２）から電子が放出されるため、ＶＴ）
ｉは小さくなりＶＴＨＥの状態になる。また、この時ｖ
ＴＨＥは負、つまりデプレッション状態になる０ 〔発明が解決しようとする課題〕 従来の半１体記憶装置は以上のように構成されていたの
で、ＥｇＰＲＯＭを消去し次場合消去後のメモリはデプ
レッション状態になる友め、メモリをマトリクス状に配
置し各メモリのドレインをビットラインでＮＯＲ接続し
友場合、非選択のメモリがデプレッションの時導通状態
となる之め誤動作してしまうという問題点かあつ７’Ｃ
−０この発明は上記のような問題点を解決するためにな
されたもので、非選択のメモリがデブレンション時の導
通状態を防止でき、ま友メモリの大容量化を可能とする
半導体記憶装置を得ることを目的とする。
れている之め、メモリのしきい値（以下ＶＴＨと呼ぶ）
は大きくなりＶＴＲＰの状態になる。消去時はフローテ
ィングゲート（２）から電子が放出されるため、ＶＴ）
ｉは小さくなりＶＴＨＥの状態になる。また、この時ｖ
ＴＨＥは負、つまりデプレッション状態になる０ 〔発明が解決しようとする課題〕 従来の半１体記憶装置は以上のように構成されていたの
で、ＥｇＰＲＯＭを消去し次場合消去後のメモリはデプ
レッション状態になる友め、メモリをマトリクス状に配
置し各メモリのドレインをビットラインでＮＯＲ接続し
友場合、非選択のメモリがデプレッションの時導通状態
となる之め誤動作してしまうという問題点かあつ７’Ｃ
−０この発明は上記のような問題点を解決するためにな
されたもので、非選択のメモリがデブレンション時の導
通状態を防止でき、ま友メモリの大容量化を可能とする
半導体記憶装置を得ることを目的とする。
この発明に係る半１体記憶装置は、消去後のメモリノｖ
ＴＨヲエンノ・ンスメント状態に保つようにしたもので
ある。
ＴＨヲエンノ・ンスメント状態に保つようにしたもので
ある。
この発明における半導体記憶装置は、消去後も書込み後
同様エンハンスメント状態になるため。
同様エンハンスメント状態になるため。
メモリをマトリクス状に配置し各メモリのドレインをビ
ットラインでＮＯＲ接続しても、非選択のメモリがま１
通状態となるためぬ動作しない。
ットラインでＮＯＲ接続しても、非選択のメモリがま１
通状態となるためぬ動作しない。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の半導体記憶装置の消去時の構造回路図を
示す。図において、ドレインは前記従来ものと同様接地
されている。ゲート電極には正の電圧ＶＧ、例えば２ｖ
が印加されている。メモリのソースは抵抗体、図の場合
トランジスタと接続し、抵抗体の他方は高電圧電源ｒＶ
ｐｐ）に接続されている。第２図はメモリの消去時と書
込み時のドレイン［流（ＩＤ）とゲート電圧（ＶＧ）の
関係を示しているが、消去することによ！５ ＶＴＲが
小さくなる方向にシフトしていくと、ＶＧ＝２Ｖにより
ＶＴＨが２ｖになると、メモリは導通状態になシチャネ
ルを形成して電流が流れる。このｔ流は抵抗体にも流れ
る友めメモリのソース電圧（ｖ８）は下降し゛Ｃ１消去
に要する電圧以下にな９、自動的に消去が止まってしま
う。この時のメモリのＶＴＨは２Ｖであシ、エンハンス
メント状態で消去が完了する次め、マトリクス状態にメ
モリを配置しても正常な動作をさせることができる。
図はこの発明の半導体記憶装置の消去時の構造回路図を
示す。図において、ドレインは前記従来ものと同様接地
されている。ゲート電極には正の電圧ＶＧ、例えば２ｖ
が印加されている。メモリのソースは抵抗体、図の場合
トランジスタと接続し、抵抗体の他方は高電圧電源ｒＶ
ｐｐ）に接続されている。第２図はメモリの消去時と書
込み時のドレイン［流（ＩＤ）とゲート電圧（ＶＧ）の
関係を示しているが、消去することによ！５ ＶＴＲが
小さくなる方向にシフトしていくと、ＶＧ＝２Ｖにより
ＶＴＨが２ｖになると、メモリは導通状態になシチャネ
ルを形成して電流が流れる。このｔ流は抵抗体にも流れ
る友めメモリのソース電圧（ｖ８）は下降し゛Ｃ１消去
に要する電圧以下にな９、自動的に消去が止まってしま
う。この時のメモリのＶＴＨは２Ｖであシ、エンハンス
メント状態で消去が完了する次め、マトリクス状態にメ
モリを配置しても正常な動作をさせることができる。
なお、上記実施例ではフローティングゲートを有するメ
モリの場合について説明し九が、ゲートを極、チャネル
間の絶縁膜中にトラップ準位を有するメモリについても
同様の効果がある。
モリの場合について説明し九が、ゲートを極、チャネル
間の絶縁膜中にトラップ準位を有するメモリについても
同様の効果がある。
以上のようにこの発明によれば、メモリがエンハンスメ
ント状態で自動的に消去を完了させることができる几め
、１つのメモリセルを１つのメモリトランジスタで構成
することができ、メモリの大容量化が容易になるという
効果がある。
ント状態で自動的に消去を完了させることができる几め
、１つのメモリセルを１つのメモリトランジスタで構成
することができ、メモリの大容量化が容易になるという
効果がある。
第１図はこの発明の一実施例である半導体記憶装置の消
去時の構成を示す回路図、第２図は第１図のメモリのＩ
ｐ−ＶＣ特性図、第３図はｌｌＰＲＯＭのメモリの断面
図、第４図は従来の半１体記憶装置の消去時の構成を示
す回路図、第５図は第４図のメモリのＩＤ−ＶＣ特性゛
図を示す。 図において、（１）・・・ゲート電ｆｆｌ、＋２）・・
・フローティングゲート、（３）・・ソース、（４）・
・・ドレイン、（５）・・・ゲート間の絶縁膜、（６）
・・・基板上ゲート絶縁膜％（７）・・・チャネル、σ
１・・・基板。 なお、図中、同一符号は同一 または相当部分を示す。
去時の構成を示す回路図、第２図は第１図のメモリのＩ
ｐ−ＶＣ特性図、第３図はｌｌＰＲＯＭのメモリの断面
図、第４図は従来の半１体記憶装置の消去時の構成を示
す回路図、第５図は第４図のメモリのＩＤ−ＶＣ特性゛
図を示す。 図において、（１）・・・ゲート電ｆｆｌ、＋２）・・
・フローティングゲート、（３）・・ソース、（４）・
・・ドレイン、（５）・・・ゲート間の絶縁膜、（６）
・・・基板上ゲート絶縁膜％（７）・・・チャネル、σ
１・・・基板。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- ゲート、チャネル間の絶縁膜中にフローティングゲー
トまたは電荷トラップ準位を有し、電気的に書換え可能
な絶縁ゲート型不揮発生メモリにおいて、フローティン
グゲート中または電荷トラップ準位中の電子を抜き去る
消去時、メモリのゲートには正の電圧を印加し、ドレイ
ンまたはソースの一方はＧＮＤレベルに接地し、他方に
は抵抗体の一方を接続し、抵抗体の他方は正の高電圧電
源に接続して消去を行なうことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293316A JPH03153087A (ja) | 1989-11-10 | 1989-11-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293316A JPH03153087A (ja) | 1989-11-10 | 1989-11-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03153087A true JPH03153087A (ja) | 1991-07-01 |
Family
ID=17793256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293316A Pending JPH03153087A (ja) | 1989-11-10 | 1989-11-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03153087A (ja) |
-
1989
- 1989-11-10 JP JP1293316A patent/JPH03153087A/ja active Pending
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