JPH03226826A - ディスク装置互換メモリ方式 - Google Patents
ディスク装置互換メモリ方式Info
- Publication number
- JPH03226826A JPH03226826A JP2261190A JP2261190A JPH03226826A JP H03226826 A JPH03226826 A JP H03226826A JP 2261190 A JP2261190 A JP 2261190A JP 2261190 A JP2261190 A JP 2261190A JP H03226826 A JPH03226826 A JP H03226826A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- disk device
- signal
- memory circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 4
- 230000000737 periodic effect Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、いわゆるフォーマット処理を必要とする磁気
記憶媒体等により構成されるディスク装置と互換性を有
するメモリ回路に関し、特に、そのインタフェース上の
データ信号の内容に依らずサンプリング方式により、デ
ータ信号を記憶するメモリ方式に関する。
記憶媒体等により構成されるディスク装置と互換性を有
するメモリ回路に関し、特に、そのインタフェース上の
データ信号の内容に依らずサンプリング方式により、デ
ータ信号を記憶するメモリ方式に関する。
従来、ディスク装置と互換性のあるメモリ回路を構成す
る場合には、ディスク装置とインタフェースされ、デー
タ信号の制御を行なっている制御回路での処理内容と互
換性を有した回路ブロックも含め回路構成を行なってい
た。
る場合には、ディスク装置とインタフェースされ、デー
タ信号の制御を行なっている制御回路での処理内容と互
換性を有した回路ブロックも含め回路構成を行なってい
た。
上述した従来のディスク装置と互換性を有するメモリ回
路は、ホストとディスク装置との間にあって、データ信
号の入出力制御を行なっている制御回路の、処理内容を
含め、その互換性を有するよう回路構成をしているため
、ディスク装置の種類又は記憶媒体の使用方法に対応し
て、その制御回路の処理内容を、入出力されるデータに
応じて分析し、全ての処理内容と互換性のある回路とし
て構成しなければならないという欠点を有している。
路は、ホストとディスク装置との間にあって、データ信
号の入出力制御を行なっている制御回路の、処理内容を
含め、その互換性を有するよう回路構成をしているため
、ディスク装置の種類又は記憶媒体の使用方法に対応し
て、その制御回路の処理内容を、入出力されるデータに
応じて分析し、全ての処理内容と互換性のある回路とし
て構成しなければならないという欠点を有している。
本発明のディスク回路互換メモリ方式は、ディスク装置
とインタフェースされ、データ信号の制御を行なってい
る制御回路から出力されるシリアルインタフェース信号
の内容をシリアルインタフェース信号の同期用クロック
信号の２倍以上の周波数のクロックでサンプリングして
記憶するメモリ回路と、シルアル信号が記憶されるべき
エリアを検出判定し、記憶するための制御回路を有して
いる。
とインタフェースされ、データ信号の制御を行なってい
る制御回路から出力されるシリアルインタフェース信号
の内容をシリアルインタフェース信号の同期用クロック
信号の２倍以上の周波数のクロックでサンプリングして
記憶するメモリ回路と、シルアル信号が記憶されるべき
エリアを検出判定し、記憶するための制御回路を有して
いる。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示すブロック図である。
ホスト回路１及び制御回＆＠２は、既設の回路ブロック
で、シリアルインタフェース信号に変換しディスク装置
とのデータ入出力を制御するための制御回路である。メ
モリ回路３は制御回路２との間で入出力されるシリアル
インタフェース信号であるデータ信号をサンプリングし
記憶する回路である。サンプリングクロック発生回路４
は、制御回路２から出力されるデータ信号をサンプリン
グし、又、メモリ回路３からデータを読み出すために使
用するデータ信号用クロックの２倍以上のクロック周波
数であるサンプリングクロックを発生する回路であり、
アドレス発生回路５は、ホスト回路１と制御回路２との
間でデータ入出力制御に関してやりとりされる制御処理
のための信号のうち、アドレス発生に係わる信号のみを
入力し、メモリ回路３に対してメモリアドレスを発生ず
る回路である。ディスク装置互換メモリ凹ｌｉ！８６は
、メモリ回１ｉ’８３ 、サンプリングクロック発生回
路４及びアドレス発生回路５から構成される。
で、シリアルインタフェース信号に変換しディスク装置
とのデータ入出力を制御するための制御回路である。メ
モリ回路３は制御回路２との間で入出力されるシリアル
インタフェース信号であるデータ信号をサンプリングし
記憶する回路である。サンプリングクロック発生回路４
は、制御回路２から出力されるデータ信号をサンプリン
グし、又、メモリ回路３からデータを読み出すために使
用するデータ信号用クロックの２倍以上のクロック周波
数であるサンプリングクロックを発生する回路であり、
アドレス発生回路５は、ホスト回路１と制御回路２との
間でデータ入出力制御に関してやりとりされる制御処理
のための信号のうち、アドレス発生に係わる信号のみを
入力し、メモリ回路３に対してメモリアドレスを発生ず
る回路である。ディスク装置互換メモリ凹ｌｉ！８６は
、メモリ回１ｉ’８３ 、サンプリングクロック発生回
路４及びアドレス発生回路５から構成される。
ホスト回路１は、データ入出力に先立って、そのデータ
内容に関する種々の制御を制御回路２との間で行なうが
、アドレス発生回路５は、これらの制御のうち入出力さ
れるデータの格納エリアに関する情報のみを入力し、ア
ドレス発生を行なう。サンプリングクロック発生回路４
は制御回路２から又制御回路２へ入出力されるシリアル
信号のシフトクロックに同期し、メモリ回路へ書き込ん
たデータを再度読み出したとき、元のシリアル信号が再
現できる、すなわち、データ信号用クロックの２倍以上
の周波数のサンプリングクロックを発生する。メモリ回
路３は、サンプリングクロックでサンプリングされたデ
ータを全て書き込み又、読み出す。即ちメモリ回１ｉ’
＋ ３は、シリアル信号の内に含まれる全ての情報をそ
の内容を分析することなく全て記憶し又、読み出しのと
き元のシリアル信号を再現する。
内容に関する種々の制御を制御回路２との間で行なうが
、アドレス発生回路５は、これらの制御のうち入出力さ
れるデータの格納エリアに関する情報のみを入力し、ア
ドレス発生を行なう。サンプリングクロック発生回路４
は制御回路２から又制御回路２へ入出力されるシリアル
信号のシフトクロックに同期し、メモリ回路へ書き込ん
たデータを再度読み出したとき、元のシリアル信号が再
現できる、すなわち、データ信号用クロックの２倍以上
の周波数のサンプリングクロックを発生する。メモリ回
路３は、サンプリングクロックでサンプリングされたデ
ータを全て書き込み又、読み出す。即ちメモリ回１ｉ’
＋ ３は、シリアル信号の内に含まれる全ての情報をそ
の内容を分析することなく全て記憶し又、読み出しのと
き元のシリアル信号を再現する。
以上説明したように本発明はホスト回路と制御回路との
間でやりとりされるデータ入出力に関する制御のうち、
アドレス発生に係わる信号により、メモリ回路に対する
アドレス発生を行ない、制御回路との間で入出力される
シリアルのデータ信号を、書き込まれたデータを読み出
したとき、元のシリアルのデータ信号が再現できるよう
サンプリングクロック発生回路で発生されるシリアル信
号のシフトクロックに同期した、クロック周波数がその
２倍以上であるクロック信号によりメモす回路へ書き込
み又、同しクロック信号によりメモリ回路から読み出す
ことにより、シリアルのデータ信号内に含まれる信号内
容の分析を行なうことなしにディスク装置互換のデータ
を記憶するメモリ回路を構成することができるため、汎
用的な回路及び環境条件に比較的強いＦ／Ｆ回路素子に
より構成される回路を容易に作成することができる効果
がある。
間でやりとりされるデータ入出力に関する制御のうち、
アドレス発生に係わる信号により、メモリ回路に対する
アドレス発生を行ない、制御回路との間で入出力される
シリアルのデータ信号を、書き込まれたデータを読み出
したとき、元のシリアルのデータ信号が再現できるよう
サンプリングクロック発生回路で発生されるシリアル信
号のシフトクロックに同期した、クロック周波数がその
２倍以上であるクロック信号によりメモす回路へ書き込
み又、同しクロック信号によりメモリ回路から読み出す
ことにより、シリアルのデータ信号内に含まれる信号内
容の分析を行なうことなしにディスク装置互換のデータ
を記憶するメモリ回路を構成することができるため、汎
用的な回路及び環境条件に比較的強いＦ／Ｆ回路素子に
より構成される回路を容易に作成することができる効果
がある。
第１図は本発明の一実施例を示すブロック図である。
１・・ホスト回路、２・・・制御回路、３・メモリ回路
、４・・・サンプリングクロック発生回路、５・・アド
レス発生回路、６・・・ディスク装置互換メモリ回路。
、４・・・サンプリングクロック発生回路、５・・アド
レス発生回路、６・・・ディスク装置互換メモリ回路。
Claims (1)
- 制御回路を介してホスト回路とディスク装置との間でイ
ンタフェースされたシリアルインタフェース信号を記憶
読み出しするディスク装置互換メモリ方式において、前
記シリアルインタフェース信号の周期用クロック周波数
の２倍以上の周波数のクロックでサンプリング方式によ
り書込み、又書き込まれた情報の読み出しを行なうこと
を特徴とするディスク装置互換メモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261190A JPH03226826A (ja) | 1990-01-31 | 1990-01-31 | ディスク装置互換メモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261190A JPH03226826A (ja) | 1990-01-31 | 1990-01-31 | ディスク装置互換メモリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03226826A true JPH03226826A (ja) | 1991-10-07 |
Family
ID=12087633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261190A Pending JPH03226826A (ja) | 1990-01-31 | 1990-01-31 | ディスク装置互換メモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03226826A (ja) |
-
1990
- 1990-01-31 JP JP2261190A patent/JPH03226826A/ja active Pending
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