JPH03223913A - ワンチップマイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 高速クロックと低速クロツタの２系統のクロックにより
動作を行わせるＩＣカード等に使用するワンチップマイ
クロプロセッサに関し、外部端子を増加することな（、
簡単な構成で高速クロックと低速クロックを切り換えて
内蔵された電池の消耗を極力防止することを目的とし第
１のクロックおよび第２のクロックの何れにおいても動
作し得るプロセッサを有するワンチップマイクロプロセ
ッサであって、外部より供給される前記第１のクロック
を検出する外部クロック検出手段と、前記第２のクロッ
クを発生する内部クロック発生手段と、前記外部クロッ
ク検出手段の出力に応じて前記プロセッサに供給するク
ロッ（３） りを切り換えるクロック切換手段とを具備するように構
成する。

〔産業上の利用分野〕

本発明はワンチップマイクロプロセッサに関し、特に、
高速クロックと低速クロックの２系統のクロックにより
動作を行わせるＩＣカード等に使用するワンチップマイ
クロプロセッサに関する。

〔従来の技術〕

従来、例えば、ＩＣカードとして使用されるワンチップ
マイクロプロセッサは、内部に動作プログラムを書き込
んだＲＯＭを有しており、このワンチップマイクロプロ
セッサつまりＩＣカードを適宜の表示器とキーボードを
備えた端末機器に挿入し、キーボードを操作することに
より該ＩＣカードの内容を確認したり、データーの修正
、削除および追加等の処理を行うようになっている。

ところで、最近は、技術の進歩により該ＩＣカードその
ものに対しても表示器や入力用キーボー（４） ド等が設けられるようになり、ＩＣカードそのものでも
ワンチップマイクロプロセッサの内容を確認し、修正、
追加、削除並びに演算処理等を行うことができるように
なっている。すなわち、かかるＩＣカード等は、ＩＣカ
ードそれ自身でも上記のような使用方法が可能であると
共に、従来のように端末機器に挿入して使用することも
可能である。

一方、従来よりＩＣカード等をコンピューター等の端末
機器に挿入して処理する場合、その動作速度（動作クロ
ック）に関して国際的に規格が定められており、クロッ
ク数が５　ＭＨｚの高速クロックで動作するように設計
される必要がある。このような高速クロックは、コンピ
ュータ等の端末機器より供給されるが、ＩＣカードを端
末機器から外した状態で使用する場合には該ＩＣカード
内に内蔵された電池（例えば、薄型バッテリー或いはは
太陽電池等）を使用することになる。そして、このよう
なＩＣカードに内蔵される電池は、その容量に限度があ
るために、高速でＩＣカードを構（５） 成するワンチップマイクロプロセッサ等を動作させると
所要の電流が大きくなり、電池の寿命は極めて短くなる
。そのため、ＩＣカード等を端末機器より分離して使用
する場合には、例えば３２ＫＨｚ程度の低速で動作させ
る必要があり、従ってＩＣカード等には少くとも高速ク
ロックモードと低速クロックモードのいづれによっても
作動するよう速さの異なる２系統のクロックを設けるこ
とが必要となっていた。そのため、かかるＩＣカード等
には、使用形態によって高速クロックを選択する場合と
低速クロックを選択する場合とを切り換えるための選択
手段が必要とされている。

従来においては、例えば、ＩＣカードそのものに、高速
クロックと低速クロックの２系統のクロックを設けてお
き、これをソフトウェア的手段により適宜切り換えて使
用するという考え方はあったが、速さの異なる２系統の
クロックをＩＣカードに内蔵させることは、回路が複雑
となるだけでなく電池容量も大きくしなければならず、
極薄型のカードには不向きであり且つコスト増大の原因
（６） でもあった。また、他の方法としては、ワンチップマイ
クロプロセッサを備えたＩＣカード等が端末機器に挿入
されて動作中の場合には、高速クロックが端末側つまり
ＩＣカード等の外部側から選択的に供給されるものがあ
る。

〔発明が解決しようとする課題〕

上述したように、ＩＣカードそのものに２系統のクロッ
クを内蔵させるものは、回路が複雑となるだけでなく電
池容量も大きくしなければならず、極薄型のカードには
不向きであり且つコストの面でも問題があった。また、
ワンチップマイクロプロセッサ（ＩＣカード等）が端末
機器に挿入されて動作中の場合には、高速クロックが端
末側から選択的に供給されるものは、該ＩＣカード等が
端末機器から排出されるとクロックの供給が途絶えるた
め、それ以降の動作が不能となる。従って、クロックの
切り換えはＩＣカード等が端末に接続されている間に行
われなければならない。そのため、これまでは端末機器
から切換信号を受けて（７） （入力ボートまたは外部割込み）切り換えるか、或いは
、切換命令を通信手段により受は取って切り換えるよう
になっている。しかし、前者ではインタフェース信号が
増えて、ＩＣカードの端子も増大することになる。また
、後者では特別の命令を備えた端末しか利用することが
できない、すなわち、かかる切換信号は標準規格になっ
ていないため汎用性がない。

本発明は、上述した従来技術が有する課題に鑑み、外部
端子を増加することなく、簡単な構成で高速クロックと
低速クロックを切り換えて内蔵された電池の消耗を極力
防止することを目的とする。

〔課題の解決するための手段〕

第１図は本発明に係るワンチップマイクロプロセッサの
原理を示すブロック図である。

本発明によれば、第１のクロックＳ１および第２のクロ
ックＳ２の何れにおいても動作し得るプロセッサ６を有
するワンチップマイクロプロセッサであって、外部より
供給される前記第１のクロック（８） Ｓｌを検出する外部クロック検出手段４と、前記第２の
クロックＳ２を発生する内部クロック発生手段３と、前
記外部クロック検出手段４の出力Ｓ４に応じて前記プロ
セッサ６に供給するクロックＳ５を切り換えるクロック
切換手段５とを具備するワンチップマイクロプロセッサ
が提供される。

〔作　用〕

本発明のワンチップマイクロプロセッサによれば、外部
クロック検出手段４で外部より供給される第１のクロッ
クＳ１を検出し、該外部クロック検出手段４の出力Ｓ４
に応じてクロック切換手段５がプロセッサ６に供給する
クロックＳ５を切り換える。

すなわち、外部クロック検出手段４によって外部からの
第１のクロックＳｌが検出された場合には、クロック切
換手段５からプロセッサ６に供給されるクロックＳ５が
第１のクロックＳ１に切り換えられ、それ以外の場合に
は、該ワンチップマイクロプロセッサに設けられた内部
クロック発生手段３により発生される第２のクロックＳ
２に切り換えられる（９） ようになっている。

これによって、外部端子を増加することな（、簡単な構
成で高速クロックと低速クロックを切り換えて内蔵され
た電池の消耗を極力防止することができる。

〔実施例〕

以下、図面を参照して本発明に係るワンチップマイクロ
プロセッサの基本的構成および実施例を説明する。

第１図は本発明に係るワンチップマイクロプロセッサの
原理を示すブロック図である。同図において、参照符号
６は少なくとも２系統のクロックにより動作するプロセ
ッサ、■はワンチップマイクロプロセッサ、１０はＩＣ
カードを示している。

ＩＣカード１０等に内蔵されるワンチップマイクロプロ
セッサ１は、該ＩＣカード１０の表面に設けられた外部
クロック入力端子２０に接続される外部クロック入力端
子２と、該ＩＣカード１０に内蔵される水晶発振子３０
等の発振子に接続される内部り（１０） ロック発生回路３とを有している。高速クロックＳ１は
、外部クロック検出回路４に入力され、後に詳述するよ
うな回路により高速クロックの入力有無が識別され、そ
の出力Ｓ４がクロック切換回路５に入力される。そして
、外部クロック検出回路４の出力が高速クロックが入力
されていることを示す場合には、該切換回路５を高速ク
ロック側に切り換え高速クロックをプロセッサ６に供給
し、又該出力が高速クロックが入力されていないことを
示す場合には該切換回路５を低速クロック側に切り換え
て低速クロックをプロセッサ６に供給するようにするも
のである。

本発明において、高速クロックは、端末等の外部機器に
設けらた高速クロック発生回路から供給されるようにな
っており、ＩＣカード１０等が当該端末に挿入された場
合にＩＣカード１０の表面に設けられた外部端子２０を
介してワンチップマイクロプロセッサ１の入力端子２か
ら人力される。ここで、外部から供給される高速クロッ
クは、例えば、５　ＭＨｚ程度の周波数のクロックであ
る。

（１１） 一方、低速クロック発生回路３はＩＣカード等の内部に
設けられており、例えば、水晶発振子３０等の周知の発
振子を用いた発振器を使用するものであって、−船釣に
は、高速クロックの１００分の１程度、通常は３２ＫＨ
２程度の周波数とされている。

また、外部クロック検出回路４は、特に限定されるもの
ではないが、高速クロックのクロックパルス数を数えて
所定の値と比較するか、クロックパルスの入力電圧をキ
ャパシターに充電させてその充電電位を所定の電位レベ
ル値と比較する等、様々な回路構成を使用することがで
きる。

以上において、外部から供給されるクロック（Ｓ１）は
、例えば、電話回線等を介して通信する等の場合には、
内部クロック発生回路３のクロック周波数よりも低い場
合（例えば、通信レイトが３００ボーや６００ボーの場
合）もあり得るが、このように外部から供給されるクロ
ック（Ｓ１）の方が内部クロック（Ｓ２）よりもさらに
低速の場合にも、該外部クロック（Ｓ１）に切り換えら
れるようになっている。

次に、本発明に係るワンチップマイクロプロセ（１２） ッサの第１の実施例を第２図および第３図を参照して説
明する。本実施例は、外部から供給される外部クロック
（高速クロック）の有無を、予め充電されているキャパ
シターを該外部クロックで制御されるＮチャネルトラン
ジスタにより放電し、その電位を所定の電位レベルと比
較することによって外部クロックを検出するようになっ
ている。

第２図は本発明のワンチップマイクロプロセッサの第１
の実施例を示す回路図である。同図に示されるように、
ワンチップマイクロプロセッサ１は、例えば、ＩＣカー
ド１０として使用されるもので、内部クロック（低速ク
ロック）発生回路３．外部クロック検出回路４．クロッ
ク切換回路５およびプロセッサ６を備えている。また、
ワンチップマイクロプロセッサ１には、高速クロック入
力端子２が設けられていて、ＩＣカード１０の表面に設
けられた外部端子２０を介して、例えば、端末機器内に
設けられた外部クロック（高速クロック）発生回路１０
０に接続されるようになっている。さらに、ワンチップ
マイクロプロセッサ１に設けられた低（１３） 速クロック発生回路３は、ＩＣカード１０に内蔵される
水晶発振子３０と接続されている。この低速クロック発
生回路３は、例えば、３２ＫＨｚ程度の低速クロックを
発生するもので、ＩＣカード１０を端末機器より分離し
て使用する場合に消費電力を少なくして該ＩＣカード１
０に内蔵される電池の寿命を長くするようになっている
。

低速クロック発生回路３からの出力である低速クロック
Ｓ２は、後述するクロック切換回路５に入力され、また
、高速クロック入力端子２から入力される高速クロック
Ｓ１は、外部クロック検出回路４に入力されると共にク
ロック切換回路５に入力されるようになっている。外部
クロック検出回路４において、入力された高速クロック
Ｓ１は、抵抗４１を介して基準電位に接続されると共に
、Ｎチャネルトランジスタ４４のゲートに供給されてい
る。

Ｎチャネルトランジスタ４４のソースは、基準電位に接
続され、ドレインは抵抗４２および容量４３に接続され
ると共に、インバータ４５の入力に接続されている。抵
抗４２および容量４３の他方は、共に電源（１４） 電位に接続されている。インバータ４５の出力Ｓ４は、
外部クロック検出回路４の出力であって、高速クロック
Ｓ１および低速クロックＳ２を切り換えるクロック切換
回路５に入力されている。

クロック切換回路５において、入力されたインバータ４
５の出力３４は、インバータ５１を介してＮ　Ａ　Ｎ　
Ｄゲート５３の一方の入力へ供給されると共Ｇこ、Ｎ　
Ａ　Ｎ　Ｉ）ゲート５２の一方の人力へ供給されている
。さらに、ＮＡＮＤゲート５２の他方の入力には、高速
クロックＳ１が供給され、また、ＮＡＮＤゲート５３の
他方の入力には低速クロックＳ２が供給されている。そ
して、両方のＮＡＮＤゲー１−５２および５３の出力は
、共にＮＡＮＤゲート５４の各人力に供給され、さらに
、ＮＡＮＤゲート５４の出力はブロセッザ６に供給され
ている。

第３図は第２図のワンチップマイクロプロセッサにおけ
る動作を説明するための各部の信号波形を示す図であり
、同図を参照して本発明の第１の実施例の動作を説明す
る。

まず、ＩＣカード１０が時刻ｔ３で端末に挿入されて高
速クロックＳ１がＩＣカード１０に入力され、（１５） さらに、時刻ｔｃでＩＣカード１０が端末から取り出さ
れた場合を考える。ここで、ＩＣカード１０内では内蔵
電池により低速クロック発生回路３が低速クロックＳ２
を常時発生させている。

時刻ｔ８以前では、低速クロックＳ２が使用されており
、この時、Ｎチャネルトランジスタ４４のゲート電位は
、プルダウン抵抗４１により低レベル′“Ｌ”となり該
Ｎチャネルトランジスタ４４はオフとなっている。従っ
て、クロック入力判定レベル（インバータ４５の入力）
Ｓ３は、プルアンプ抵抗４２およびレベル保持用容量４
３により、高レベル“′Ｈ′。

となっている。

次に、時刻Ｌ３高速クロックＳ１がＩＣカード１０（ワ
ンチップマイクロプロセッサ１）内に入って来ると、Ｎ
チャネルトランジスタ４４は高速クロックＳ１が高レベ
ル”　Ｈ”の間だけオン状態となり、クロック入力判定
レベルＳ３に充電されていた電位が放電される。ここで
、プルアンプ抵抗４２の抵抗値を該Ｎチャネルトランジ
スタ４４の導通抵抗よりも十分大きくしておくと、高速
クロックＳ１が低しく１６） ヘル″Ｌ′′の間に該抵抗４２により再充電される電荷
よりも高速クロックＳ１が高レベル゛Ｈ”の間に放電さ
れる電荷の方が多くなり、従って、クロック入力判定レ
ベルＳ３の電位レベルが下がって行く。

そして、クロック入力判定レベルＳ３の電位レベルが所
定の電位、すなわち、インバータ４５の反転電位を下ま
わった時刻ｔ、で該インバータ４５の出力である外部ク
ロック検出回路４の出力Ｓ４は反転して高レベル“Ｈ”
となる。

さらに、時刻り、でＩＣカードＩＯが端末から取り出さ
れると、高速クロックＳＬの供給は止まり、プルダウン
抵抗４１によりＮチャネルトランジスタ４４のゲート電
位は低レベル”　Ｌ　”となり、該Ｎチャネルトランジ
スタ４４はオフ状態となる。従って、クロック入力判定
レベルＳ３は、プルアップ抵抗４２により充電され、該
クロック入力判定レベルＳ３の電位がインバータ４５の
反転電位を上回った時刻も。

で該インバータ４５の出力Ｓ４は低レベル°゛Ｌ′”と
なる。つまり、インバータ４５の出力Ｓ４が高レベル”
　Ｈ”となっている間は高速クロックＳ１が入力さ（１
７） れていると判断され、また、インバータ４５の出力Ｓ４
が低レベル“Ｌ”°となっている間は高速クロックＳ１
が入力されていないと判断される。そして、外部クロッ
ク検出回路４の出力Ｓ４は、クロック切換回路５に人力
される。

まず、外部クロック検出回路４の出力Ｓ４が高レベル“
′Ｈ゛であるとすると、該高レベルの出力Ｓ４は、クロ
ック切換回路５のＮＡＮＤゲート５２の一方の入力に供
給されると共に、インバータ５１を介してＮＡＮＤゲー
ト５３の一方の入力に供給される。この時、ＮＡＮＤゲ
ート５３の一方の入力に供給される信号は低レベル“°
Ｌ゛であるため、該ＮＡＮＤゲート５３他方の入力に供
給される信号、すなわち、低速クロック（内部クロック
）Ｓ２は該ＮＡＮＤゲート５３を通過せず、従って、Ｎ
ＡＮＤゲート５３の出力は高レベル“Ｈ′″に保持され
る。これに対して、ＮＡＮＩ）ゲート５２の一方の入力
に供給される信号は高レベル“Ｈ”であるため、該ＮＡ
ＮＤゲート５２他方の人力に供給される信号、すなわち
、高速クロック（外部クロック）Ｓｌは該ＮＡＮＤゲー
ト５２を通過する。

（１８） 従って、この場合には、高速クロックＳ１がＮＡＮＤゲ
ート５２を通過して出力され、また、ＮＡＮＤゲート５
３の出力は高レベル“′Ｈパに保持されているので、Ｎ
ＡＮＤゲート５９からは高速クロックＳ１に対応した信
号がクロック切換回路５の出力Ｓ５としてプロセッサ６
に供給されることになる。

一方、外部クロック検出回路４の出力Ｓ４が低レベル゛
Ｌ”であるとすると、上記と逆の動作が行われることに
なり、低速クロックＳ２がＮＡＮＤゲート５３および５
４を通過し、該低速クロックＳ２に対応した信号がクロ
ック切換回路５の出力Ｓ５としてプロセッサ６に供給さ
れることになる。従って、外部クロック検出回路４の出
力Ｓ４によって、クロック切換回路５がプロセッサ６に
供給するクロックを高速クロックまたは低速クロックに
切り換えることができる。

尚、本実施例において、ハード的には低速クロックは時
刻Ｌａから供給されるものであるが、ソフト的には時刻
ｔＣから供給されていると見なしてもよい。つまり、時
刻１ｃと時刻１．の間は低（１９） 速クロックＳ２の高レベル“Ｈ゛か低レベル“′Ｌ′の
何れかであり、第３図の場合には、低速クロックＳ２は
高レベル“Ｈ＋＋となっている。

以上において、外部から供給されるクロックＳ１は、内
部クロック発生回路３により発生されるクロックＳ２よ
りも高い周波数の高速クロックとして説明されているが
、例えば、ＩＣカード１０を通信回線の端末に接続して
使用する場合等において、外部クロックＳ１の方が内部
クロックＳ２よりも遅い低速パルスの場合にも、クロッ
ク切換回路５は、同様に、外部クロックＳ１と内部クロ
ックＳ２との切り換えを行うことができる。

次に、本発明のワンチップマイクロプロセッサの第２の
実施例を第４図および第５図を参照して説明する。本実
施例において、外部クロック検出回路４は、高速クロッ
クのクロックパルス数を数えて所定の値と比較するよう
になっており、本実施例は、外部から供給されるクロッ
クが内部クロックよりも高速の場合においてのみ適用さ
れるものである。

（２０） 第４図は本発明のワンチップマイクロプロセッサの第２
の実施例を示す回路図である。同図に示されるように、
ワンチップマイクロプロセッサ１０１は、上述したワン
チップマイクロプロセッサ１と同様に、内部クロック（
低速クロック）発生回路１０３゜外部クロック検出回路
１０４．クロック切換回路１０５およびプロセッサ１０
６を備えている。

低速クロック発生回路１０３は、ワンチップマイクロプ
ロセッサ１０１の外部に設けられた水晶発振子１３０に
接続され、該低速クロック発生回路１０３からの出力５
１０２は２つに分割され、一方は分周期１３２に入力さ
れ低速クロック５１０２の１／２分周された低速１／２
クロツク５１２１が出力され後述する外部クロック検出
回路１０４に入力される。また、他方の出力５１０２は
インバータ１３１を介して他の分周器１３３に入力され
、ここで上記低速１／２クロツク５１２１と１／４位相
がずれた低速１／２クロツク５１２２が発生され、これ
は後述する外部クロック検出回路１０４と、クロック切
換回路１０５に入力される。一方、高速クロック入力端
子１０２から入力された高速り（２１） ロック５１０１は、外部クロック検出回路１０４に入力
されると共に、クロック切換回路１０５に入力される。

外部クロック検出回路１０４において、入力された高速
クロック５１０１は、ＮＡＮＤゲート１４１の一方の入
力およびインバータ１４４を介してＮＯＲゲート１４５
の一方の入力に供給されている。また、ＮＡＮＤゲート
１４１およびＮＯＲゲート１４５の他方の入力には、前
述した低速１／２クロツク５１２１が入力されている。

また、ＮＡＮＤゲート１４１の出力５１１１は、シフタ
ー１４２のクロック端子（Ｃ）に供給され、該シフター
１４２のリセット端子（Ｒ）には前記した低速１／２ク
ロツク５Ｌ２１が供給されている。さらに、ＮＯＲゲー
ト１４５の出力は、シフター１４６のクロック端子（Ｃ
）に供給されており、該シフター１４６のリセット端子
（Ｒ）には上述の低速１／２クロツク５１２１が供給さ
れている。

そして、シフター１４２の出力（Ｑ）は、Ｐチャネル型
ＭＯ３）ランジスタ１４３ａとＮチャネル型ＭＯＳトラ
ンジスタ１４３ｂとが対向して接続されたトラ（２２） ンスファゲート１４３に供給され、その出力はＮＯＲゲ
ート１４８の一方の入力に供給されている。また、トラ
ンスファゲート１４３の、Ｐチャネル１−ランジスタ１
４３ａのゲートには低速１／２クロツク５１２２が供給
され、そして、Ｎチャネルトランジスタ１４３ｂのゲー
トには同じ低速１／２クロツク５１２２がインバータ１
３４を介して供給されている。一方、シフタ１４６の出
力（Ｑ）　Ｌ−！：、Ｐチャネル型ＭＯ３Ｉ−ランジス
タ１４７ａとＮチャネル型ＭＯ３）ランジスタ１４７　
ｂとが対向して設けられたトンランスフアゲ−１〜１４
７に供給され、その出力ばＮＯＲゲート１４８の他方の
入力に供給されている。Ｊ：た、トランスフアゲ−１−
１４７の、Ｐチャネル１−ランジスタ１４７ａのゲート
には低連１／２クロツク５１２２がインバータ１３４を
介して供給され、そして、Ｎチャネルトランジスタ１４
７ｂのゲートには同じ低速１／２クロツク５１２２が直
接に供給されている。さらに、ＮＯＲゲート１４８の出
力は、該外部クロック検出回路１０４の出力５ｉ０４と
して高速クロックと低速クロックとを切り換えるクロッ
ク切換回路１０５に入力されている。

（２３） クロック切換回路１０５において、入力されたＮＯＲゲ
ート１４８の出力５１０４は、インバータ１５１を介し
てＮＡＮＤゲート１５２の一方の人力へ供給されると共
に、ＮＡＮＤゲート１５３の一方の入力へ供給されてい
る。また、ＮＡＮＤゲート１５２の他方の入力には、高
速クロック５１０１が供給され、そして、ＮＡＮＤゲー
ト１５３の他方の入力には低速１／２クロツク５１２２
がインバータ１３４を介して供給されている。さらに、
両ＮＡＮＤゲート１５２および１５３の出力は、共にＮ
ＡＮＤゲート１５４の各入力に供給され、該ＮＡＮＤゲ
ート１５４の出力５１０５は、適宜のプロセッサ１０６
に供給されるようになっている。

第５図は第４図のワンチップマイクロプロセッサにおけ
る動作を説明するための各部の信号波形を示す図である
。同図を参照して、本発明の第２の実施例の動作を説明
する。

まず、ＩＣカード（ワンチップマイクロプロセッサ１０
１）が時刻ｔ１で端末に挿入され高速クロック５１０１
がＩＣカードに入力され、時刻ｔ１３でＩＣカードが端
末からとり出された場合を考える。

（２４） ＩＣカード内では内蔵電池により低速クロック発生回路
１０３が低速クロック５１０２を常時発生させており、
従って、その１７２分周低速クロック５１２１と、該低
速クロック５１２１と１７４位相差を有する１７２分周
低速クロック５１２２が発生されている。

時刻ｔ１以前では、低速クロックが使用されている。ま
ず、時刻ｔ、で高速クロック５１０１がＩＣカード（ワ
ンチップマイクロプロセッサ１０１）内に入って来たと
すると、ＮＡＮＤゲート１４１では、低速１／２クロツ
ク５１２１が時刻ｔ５で高レベル゛Ｈ”となるため、高
速クロック５１０１はＮＡＮＤゲート１４１を通過して
入力パルスを反転した形のパルス５１１１がシフター１
４２に供給される。

シフター１４２では、Ｒ端子に低速１／２クロツク５１
２１の高レベル”Ｈ”°が入力されているため該シフタ
ーは作動し、高速クロックの入力パルスをカウントする
。この時、シフターを所定の数のパルスをカウントした
場合にカウントアツプしてＱ出力より高レベル“′Ｈパ
の信号を出すようにしておく。具体的に、本実施例では
、例えば、５パルス（２５） 入力されるとカウントアツプするようにしておくと、時
刻ｔ５から５パルス数えた時点ｔ６でシフター１４２の
Ｑ出力は高レベル”　Ｈ”となり、トランスファーゲー
ト１４３に該高レベル“Ｈ”　（３１１２）が供給され
る。この時、低速１／２クロツク５１２２は低レベル゛
Ｌ′”なので、ＭＯＳ）ンラジスタ１４３ａおよび１４
３ｂはオンとなり、シフター１４２の出力５１１２はト
ランスファーゲート１４３を通過して、該トランスファ
ーゲート１４３の出力５１１３ば高レベル“Ｈ゛′とな
る。

次に、時刻ｔ７で低速１／２クロツク５１２２が高レベ
ル“°Ｈ”となるので、トランスファーゲート１４３は
オフとなり、また、時刻ｔ８で低速１／２クロツク５１
２１が低レベル“Ｌ”°となるため、シフター１４２は
リセットされる。このとき、トランスファーゲート１４
３は、容量としての役割を果し、次に、時刻ｔｌＯで１
７２分周低速クロック５１２２が低レベル′“Ｌ′”と
なってオンするまで上記した出力５１１３の高レベル”
　Ｈ”の状態を保持することになる。この間の期間は、
低速１／２クロツク５１２２の半周期に（２６） 相当し、この間、シフター１４６はリッセトされている
ので該シフター１４６からの出力５１１５はない。

次に、低速１／２クロツク５１２１の他の半周期では、
時刻ｔ２もしくは時刻ｔ８において、該クロック５１２
１が低レベル“Ｌｏ”となるため、シフター１４２はリ
セットされるがシフター１４６はオンとなってカウント
を開始する。ここで、シフター１４６は、前述のシフタ
ーと同じ条件に設定されているものとする。

また、時刻ｔ２においては、ＮＯＲゲート１４５の一方
の入力５１２１が低レベル゛′Ｌパとなっているので、
インバータ１４４で反転された高速クロック３１０１の
さらに反転された信号が３１１４としてＮＯＲゲート１
４５から出力される。上述と同様に、高速クロックパル
スを５個数えた後、シフター１４６のＱ出力より時刻ｔ
３において高レベル“Ｈ”である出力信号５１１５が出
力され同時にトランスファーゲート１４７から高レベル
゛Ｈ°゛の出力５１１６が出力される。

何故ならば時刻ｔ３では、低速１／２クロツク（２７） Ｓ１２２は高レベル“Ｈｏ”であり、トランスファーゲ
ート１４７はオンとなっているからである。さらに、該
トランスファーゲート１４７の出力５１１６は、トラン
スファーゲート１４３の出力５１１３と同様に、トラン
スファーゲート１４７の作用によって時刻Ｌ７まで高レ
ベル“Ｈｏが維持されることになり、その結果、出力５
１１３と出力５１１６とが高レベル状態となる場合が、
時刻ｔ６とｊ？＋時刻も、とｔｌ。、および３時刻ｔ＋
ｚとｔｌ３の間でオーバーラツプされることになる。

従って、高速クロックが入力されている間は低速クロッ
クの周期に応じて、出力５１１３および出力１１６が共
に高レベル“Ｈ”となる場合と、何れかが高レベル“Ｈ
”となる場合とが交互に形成されるので、ＮＯＲゲート
１４８の出力５１０４は、その間常に低レベル“Ｌ“と
なる。ここで、ＮＯＲゲー日４日出８出力時刻ｔ３で低
レベル“°Ｌ゛となり、時刻ｔ＋ｓで高レベル“′Ｈ°
゛に戻る。すなわち、時刻ｔＩ３で高速クロック５１０
１の入力が停止されてシフター１４２の出力５１１２も
時刻ｔ１４で低レベル“Ｌ”（２８） となるが、信号５１２２が高レベル“Ｈパとなっている
ためトランスファーゲート１４３はオフとなって容量と
しての役割を果す。これにより、次に信号５１２２が低
レベル“Ｌｏとなって、トランスファーゲート１４３が
オンとなる時刻ｔ１５まで出力５１１３が維持される。

つまり、ＮＯＲゲート１４８の出力が低レベル“Ｌ”と
なっている間は、高速クロックが入力されていると判断
され、また、ＮＯＲゲート１４８の出力が高レベル“Ｈ
ｏ”となっている間は、高速クロックが入力されていな
いと判断されることになる。そして、外部クロック検出
回路１０４の出力５１０４がクロック切換回路５に入力
される。

まず、外部クロック検出回路１０４の出力５１０４が低
レベル“Ｌ”であるとすると、該出力５１０４はクロッ
ク切換回路１０５におけるＮＡＮＤゲート１５３の一方
の入力に供給されると共に、インバータ１５１を介して
ＮＡＮＤ１５２の一方の入力に供給される。この時、Ｎ
ＡＮＤゲート１５３の一方の入力に供給される信号は、
低レベル“Ｌ”であるため他方の入力に供（２９） 給される信号、すなわち、低速１／２クロツク５Ｌ２２
をインバータ１３４で反転した信号はＮＡＮＤゲート１
５３を通過せず、該ＮＡＮＤゲート１５３の出力は高レ
ベル゛Ｈ”となる。一方、ＮＡＮＤゲート１５２の一方
の入力に供給される信号は、高レベル゛′Ｈ”であるた
め、該ＮＡＮＤゲート１５２の他方の入力に供給される
信号、すなわち、高速クロック８１０１は該ＮＡＮＤゲ
ート１５２を通過することになる。

従って、この場合には高速クロック５１０１がＮＡＮＤ
ゲート１５２を通過して、ＮＡＮＤゲー目５４の一方の
入力に供給され、該ＮＡＮＤゲート１５４の他方の入力
に供給される信号（ＮＡＮＤゲート１５３の出力）が高
レベル“°Ｈ゛であるため、該ＮＡＮＤゲート１５４の
出力５１０５は高速クロック信号５１０１に対応した信
号となる。すなわち、プロセッサ１０６には、高速クロ
ック５１０１に対応した信号が供給されることになる。

次に、外部クロック検出回路の出力５１０４が高レベル
゛Ｈ＋＋である場合には、クロック切換回路１０５にお
いて、上記と逆の動作が行われ、低速クロック５１２２
に対応した低速クロックがインバータ１３４゜（３０） ＮＡＮＤゲー）　１５３．１５４を介して、７”　口（
！　・ンサ１０６　ヘ動作クロック５１０５として供給
される。つまり、外部クロック検出回路１０４の出力に
よって、プロセッサ１０６に供給するクロックを高速ク
ロックまたは低速クロックに切り換えることができる。

尚、本発明のワンチップマイクロプロセッサの第２の実
施例において、ハード的には低速クロックは時刻ｔ＋ｓ
から供給されるものであるが、ソフト的には時刻ｔ１３
から低速クロックが供給されていると見なしてもよいの
は、第１の実施例と同様である。

〔効　果〕

以上説明したように本発明によれば、カード自身で高速
クロックの供給停止を検知しクロックの切り換えを行う
ことができ、カードの端子数を増やすことなく標準ＩＣ
カードと端子配列の互換性をとったカードを実現するこ
とができる。更に特別な端末を用いなくても良くなるた
め、カードの普及やトータルシステムのコスト低減に効
果が大（３１） である。

【図面の簡単な説明】

第１図は本発明に係るワンチップマイクロプロセッサの
原理を示すブロック図、 第２図は本発明のワンチップマイクロプロセッサの第１
の実施例を示す回路図、 第３図は第２図のワンチップマイクロプロセッサにおけ
る動作を説明するための各部の信号波形を示す図、 第４図は本発明のワンチップマイクロプロセッサの第２
の実施例を示す回路図、 第５図は第４図のワンチップマイクロプロセッサにおけ
る動作を説明するだめの各部の信号波形を示す図である
。 （符号の説明） １．１０１・・・ワンチップマイクロプロセッサ２．１
０２・・・ワンチップマイクロプロセッサの外部クロッ
ク入力端子、 ３．１０３・・・内部クロック発生手段、４．１０４・
・・外部クロック検出手段、（３２） ５．１０５・・・クロック切換手段、 ｉ　、　１０６・・・プロセッサ、 １０・・・ＩＣカード、 ２０・・・ＩＣカードの外部クロック入力端子、３０、
１３０・・・水晶発振子、 １００・・・外部クロック発生手段。

Claims (1)

1. 【特許請求の範囲】 １、第１のクロック（Ｓ１）および第２のクロック（Ｓ
   ２）の何れにおいても動作し得るプロセッサ（６）を有
   するワンチップマイクロプロセッサであって、外部より
   供給される前記第１のクロックを検出する外部クロック
   検出手段（４）と、 前記第２のクロックを発生する内部クロック発生手段（
   ３）と、 前記外部クロック検出手段の出力（Ｓ４）に応じて前記
   プロセッサに供給するクロック（Ｓ５）を切り換えるク
   ロック切換手段（５）とを具備するワンチップマイクロ
   プロセッサ。 ２、前記外部クロック検出手段（４）は、前記第１のク
   ロックが制御電極に供給され、第１の電極が基準電位に
   接続されたＮチャネルトランジスタと、該トランジスタ
   の第２の電極と電源電位との間に接続された抵抗手段お
   よび／または容量手段とを具備し、前記抵抗手段は前記
   トランジスタの導通抵抗より十分大きな抵抗値を有し、
   前記トランジスタの第２の電極が予め定められた電位よ
   り高いか低いかを判別することにより、前記第１のクロ
   ックを検出するようになっている請求項第１項に記載の
   ワンチップマイクロプロセッサ。３、前記抵抗手段およ
   び前記容量手段は、制御電極が前記基準電位に接続され
   、前記Ｎチャネルトランジスタの導通抵抗より十分大き
   な導通抵抗を有するＰチャネルトランジスタで構成され
   ている請求項第２項に記載のワンチップマイクロプロセ
   ッサ。 ４、前記外部から供給される第１のクロックは、前記内
   部で発生される第２のクロックよりも高速のクロックと
   され、前記外部クロック検出手段が該第１のクロックを
   検出した場合、前記クロック切換手段は該第１のクロッ
   クを前記プロセッサに供給するようになっている請求項
   第１項に記載のワンチップマイクロプロセッサ。 ５、前記外部クロック検出手段は、前記第２のクロック
   の１周期中に前記第１のクロックが予め定めた所定のカ
   ウント数を越えたかどうかを判別することにより、該第
   １のクロックを検出するようになっている請求項第４項
   に記載のワンチップマイクロプロセッサ。