JPH03211635A - Ｒａｍをベースとしたイベントカウンタ装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、大略、イベント（事象）カウンタに関するも
のであって、更に詳細には、メモリ内の位置が特定のカ
ウント値を格納すべく割当てられているメモリをベース
としたイベントカウンタに関するものである。

従来技術 データ伝送システムにおいては、診断目的のため、又は
システム効率を最適化するために、イベント即ち事象を
モニタする場合がある。従来、複数個のシステムイベン
トをカウントするために、カウントされるべき各タイプ
のイベントに対して個別的な格納レジスタ乃至はカウン
タが割当てられていた。各モニタされるイベントに対し
てのカウント値は、個別的なレジスタ内に格納され、且
つ１クロックサイクル期間中に、インクリメントされる
べき前記格納されたカウント値が各メモリから読出され
且つインクリメントされる。全てのカウント値を、１ク
ロックサイクル期間中に、同時的にインクリメントする
ことが可能であるが、複数個のカウントレジスタが必要
であり、その際に集積回路チップ上において有用な空間
を占有することとなる。

格納レジスタ、メモリ、優先度付与ユニット、インクリ
メンタ及びカラントンステムなどは全て公知である。し
かしながら、従来のシステムは、複数個の入力信号に優
先度を付与し且つシステムカウンタが格納されている単
一メモリ装置へアクセスするために使用される信号を発
生する単一メモリをベースとしたイベントカウンタシス
テムを開示するものではない。従来技術は特定の機能を
実行することが可能な個別的な要素を示すものであるが
、本発明に基づいてメモリをベースとじたイベントカウ
ンタを構成するために複数個の要素を結合することを開
示するものでも示唆するものでもない。

例えば、米国特許第３，７０１．１０９号（Ｔｈｅｏｄ
ｏｒｅ　　Ｐｅｔｅｒｓ）、「優先度アクセスシステム
（Ｐｒｉｏｒｉｔｙ　　ＡｃｃｅｓｓＳｙｓ　ｔ　ｅｍ
）Ｊ　、１９７０年１１月９日発行、は、複数個のユー
ザをＮ個のグループの一つへ優先度を付与する装置を開
示している。各グループに割当てられた優先度は、各グ
ループ内のユーザによる使用範囲及び性質に基づいてい
る。一つのグループ内において、例えば、コンピュータ
へアクセスするために各ユーザへ割当てられている優先
度は同じであり、且つ一つのグループ内のユーザは、逐
次的に、該コンピュータにアクセスする。

該システムは、特定の時間期間あるグループがアクセス
される回数を格納するランダムアクセスメモリ（ＲＡＭ
）と、この回数をインクリメントし且つそれを該ＲＡＭ
内に再度格納させるインクリメンタとを有している。し
かしながら、上記特許の優先度構成は、複数個のイベン
トが同時的に発生する場合に該ＲＡＭ内に格納されてい
る複数個のカウンタをアップデートすべき順番に優先度
を付与することは不可能であり、又インクリメントした
カウント値が格納されている特定のＲＡＭメモリ位置を
アクセスするための優先度信号を発生することも不可能
である。

米国特許第４，３４１，９５０号（Ｒｏｎａｊ７ｄ　　
Ｋｙ、Ｑｅｓ）、「タイマー／カウンタ回路の読取り及
びアップデート機能を同期するための方法及び回路（Ｍ
ｅｔｈｏｄ　　ａｎｄ　　Ｃ１ｒｃｕｉｔｒｙ　　ｆｏ
ｒ　　Ｓｙｎｃｈｒｏｎｉｚｆｎｇｔｈｅ　　Ｒｅａｄ
　　ａｎｄ　　Ｕｐｄａｔｅ　　Ｆｕｎｃｔｉｏｎｓ　
　ｏｆ　　ａ　　Ｔｉｍｅｒ／Ｃ。

ｕｎｔｅｒ　　Ｃ１ｒｃｕｉｔ）Ｊ、１９８０年１月２
４日発行、は、読取り機能とアップデート機能とが同時
的に発生しないように、カウンタ回路の読取り機能とア
ップデート機能とを同期させる同期回路を開示している
。この特許の回路は、Ｎビットカウンタ及び該カウンタ
の現在のカウント値を格納するためのＮビット格納レジ
スタを有している。しかしながら、該特許は、複数個の
カウンタがインクリメントされるべき順番に優先度を付
与するため、又はインクリメントされるべく選択された
優先度が付与されたカウンタが位置されているメモリ位
置をアドレスするために、一つの格納装置内に位置され
ている複数個のカウンタをインクリメントする手段を開
示するものではない。

米国特許第３，３５３．１６０号（ＡｒｗｔｎＬｉｎｑ
ｕｉｓｔ）、「ツリー優先度回路（Ｔｒｅｅ　　Ｐｒ１
ｏｒｉｔｙ　　Ｃ１ｒｃｕｉｔ）Ｊ、１９６７年１１月
１４日発行、は、複数個の入力を並列的に受取り、且つ
論理ゲートを使用して、該入力信号に優先度を付与する
ツリー優先度回路を開示している。しかしながら、この
特許は、つの格納装置内に格納した複数個のカウンタを
インクリメントするため、又は優先度を付与したカウン
タが格納されている位置をアドレスするためのアドレス
信号を発生するためのシステムを開示するものではない
。

米国特許第３，５９７．６４１号（Ｎｅｖｉｌ）ｆｅｅ
　　Ａｙｒｅｓ）、「集積回路チップ（Ｉｎｔｅｇｒａ
ｔｅｄ　　　Ｃ１ｒｃｕｉｔ　　　Ｃｈｉｐｓ）Ｊ、１
９７１年８月３日発行、は、論理ゲートによって一体的
にリンクされた別個の格納要素を持った集積回路チップ
を開示している。別個の格納要素の各々はカウンタであ
る。同様に、米国特許第３，９６７．０９５号（Ｗｉｊ
！ｉｌｉａｍＨｅｒｒｉｎｇ　　ｅｔ　　ａｌｅ、）、
「マルチカウンタレジスタ（Ｍｕｇｔｉ−Ｃｏｕｎｔｅ
ｒ　　Ｒｅｇｉｓｔｅｒ）Ｊ、１９７６年６月２９日発
行、は、１個のカウンタが各供給源と関連しており、複
数個の供給源から発生された電気パルスをカウントする
複数個のカウンタを持ったレジスタを開示している。米
国特許第４，２０６，３４６号（Ｔｏｓｈｉｏ　　Ｈｉ
ｒｏｓｏｗａ　　ｅｔ　　ａｇ、）、「イベント発生数
を表わすデータを収集するシステム（Ｓｙｓｔｅｍ　　
ｆｏｒ　　Ｇａｔｈｅｒｉｎｇ　　Ｄａｔａ　　Ｒｅｐ
ｒｅｓｅｎｔｉｎｇ　　ｔｈｅ　　Ｎｕｍｂｅｒ　　ｏ
ｆ　　ＥｖｅｎｔＯｃｃｕｒｒｅｎｃｅｓ）Ｊ、１９８
０年６月３日発行、は、コンピュータが複数個の別個の
カウンタを有するシステムを開示している。このシステ
ムは、複数個のイベントが発生する回数をカウントする
。しかしながら、上述した米国特許第３５９７．６４１
号、第３．９６７．０９５号及び第４，２０６，３４６
号は、複数個のカウンタを格納するために単一の格納装
置が使用されており、且つアクセス信号がカウンタがア
クセスされるべき優先度に基づいている場合において、
特定のカウンタが格納されている格納装置内の位置をア
クセスするためのアクセス信号を発生するシステムを開
示するものではない。

本発明のメモリをベースとしたイベントカウンタは、複
数個のシステムイベントをモニタするために、例えばフ
ァイバ分散型データインターフェース（ＦＤＤＩ）など
のようなデータ伝送ネットワークに関連して使用するこ
とが可能である。

ファイバ分散型データインターフェース（ＦＤＤＩ）プ
ロトコルは、オプチカルファイバ伝送媒体を使用する１
００メガビット／秒トークンリングネットワークへ適用
される米国国家基準（ＡＮＳ）データ伝送である。この
ＦＤＤＩプロトコルは、ｒＦＤＤＩ−外観（ＦＤＤＩ−
ａｎ　　Ｏｖｅｒｖｉｅｗ）Ｊ、ダイジェスッ・オブ・
ペーパーズ・Ｉ　ＥＥＥ・コンピュータ・ソサエティ国
際会議、Ｃｏｍｐｃｏｎ’　８７．１９８７年１月、の
文献に記載されている。

ＦＤＤＩプロトコルは、コンピュータの間、及びコンピ
ュータと、それと関連する大量記憶サブシステム及びそ
の他の周辺機器との間における高性能相互接続として意
図されたものである。

情報は、ＦＤＤＩリング上において、５ビツトデ一タ文
字乃至は「記号」のシーケンスから構成される［フレー
ムＪの形態で伝送される。情報は、典型的に、記号対乃
至は「バイト」の形態で伝送される。ステーション間に
おいてデータを伝送するための権利を意味するものとし
てトークンが使用される。

物理的機能（ＰＨＹ）は、ＦＤＤＩネツトワ−り内の隣
接するステーションへのハードウェア接続を与えており
、それは、一つのＦＤＤＩステーションから別のＦＤＤ
Ｉステーションへリンクすることを許容するオプチカル
ファイバハードウェア構成要素を与えている。この物理
的機能は、直列データを同時的に受信し且つ送信する。

この物理的機能の受信機は、ステーション又は媒体から
エンコードされた直列データストリームを受信し、開始
区切り記号対の認識に基づいて記号境界を確立し、且つ
デコードした記号をそれと関連した媒体アクセス制御機
能（ＭＡＣ）へ送信する。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、メモリ内の位置が特
定のカウント値を格納すべく割当てられているメモリを
ベースとしたイベントカウンタを提供することを目的と
する。

構成 本発明は、複数個のイベントの各々の発生回数をカウン
トするシステム（装置）及び方法に関するものである。

各イベント、即ち事象は、それと関連する優先度（即ち
、プライオリティ）を有しており、且つ該イベントの各
々は、それと関連するカウント値を有している。

本システムは、複数個のカウント値を予め選択した位置
内に格納するメモリ装置を有している。

複数個のデータ信号は、本システムによって同時的に受
信され、且つ一時的に格納装置内に格納される。該信号
の各々は、該イベントのうちの一つが発生したか否か且
つそれをカウントすべき否かを表わす。格納した信号は
、リフレッシュ信号によって及び付加的なデータ信号の
受領によって周期的にアップデートされる。

優先度付与装置が、格納したデータ信号に関連するカウ
ント値がインクリメンタによってインクリメントされる
べき順番に優先度を与える。更に、本システムは、優先
度が付与された順番に応答して、メモリ装置からカウン
ト値の予め選択した一つを検索するためのアクセス信号
を発生する手段を有している。特に、アクセスされた予
め選択されたカウント値は、最高優先度を持ったイベン
トに対応している。従って、発生されたアクセス信号は
、最高優先度を有するカウントされるべきイベントに対
応するカウント値が格納されているメモリ位置をアドレ
スする。

メモリ装置から検索されたカウント値は、カウント値を
インクリメントするインクリメンタによって受信される
。本システムは、格納したデータ信号をアップデートす
るためにリフレッシュ信号を発生し、検索したカウント
値と関連するイベントが本システムによって優先度が付
与されていることを表わす。該アクセス信号は、複数個
の単一ビット信号を有している。該単一ビット信号の各
々は、該メモリ装置内の特定のアドレス位置と関連して
おり、従って該単一ビット信号の一つの論理状態が、検
索されるべきカウント値が格納されているメモリ装置内
の位置をアドレスする。従って、該アクセス信号は、検
索されるべきカウント値が格納されているメモリ装置内
の位置に対してポイントするポインタとして作用する。

従って、本発明は、複数個のシステムイベントをカウン
トするための効率的で小型のインクリメント動作及び優
先度付与システムを提供している。

単一のメモリ装置が、複数個のカウント値を格納してお
り、集積回路上において該カウンタによって占有される
面積を最小としている。本システムは、カウント値がイ
ンクリメントするためにアクセスされるべき順番に優先
度を付与する。

本発明は、更に、カウントされるべきシステムイベント
を表わす複数個のデータ信号を同時的に受信し、且つカ
ウントされるべき各イベントに関連する優先度に基づい
て、インクリメントするために優先度が付与されたカウ
ンタが格納されているメモリ内の位置を直接的にアドレ
スするためのアドレス信号を発生し、その際にアドレス
デコード要素を設ける必要性を除去したシステムを提供
している。

更に、本発明は、インクリメントされるべきカウント値
が格納されているメモリ内の位置をアクセスするために
発生されるアドレス信号が、更に、アクセスカウンタに
対応するイベントがインクリメントされたことを反映す
るためにデータ信号をアップデートするために使用され
るアップデート信号でもあるシステムを提供している。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第１図を参照すると、Ｎ個のイベントをカウントし且つ
メモリ装置１２内に格納されているＮ個のカウント値を
インクリメントするためのメモリをベースとしたイベン
トカウンタシステム１０の全体的なブロック図が示され
ている。１個のカウント値は、特定のクロックサイクル
内でモニタされるべき各システムイベントと関連してお
り、且つ１個のカウント値は特定のクロックサイクル内
でインクリメントされる。メモリをベースとしたイベン
トカウンタ１０は、Ｎビット並列データ信号１５を受信
し、データ信号１５の各ビットＥＶＥＮＴＩ−ＥＶＥＮ
ＴＮは、特定のシステムイベントが発生したか否かに関
する情報を担持している。好適実施例においては、Ｎ−
８である。各ビット位１１ｆＥＶＥＮＴ１−ＥＶＥＮＴ
８が、特定のシステムイベントに対して割当てられてい
る。

ＦＤＤＩシステムにおいて、８個のシステムイベントが
モニタされ、従って、データ信号１５は８ビツト幅であ
る。モニタされるＦＤＤＩシステムイベントは、受信し
たフレーム、分離したエラ、失ったフレーム、Ａ１組で
コピーしたフレム、Ａ８組でコピーしなかったフレーム
、送信したフレーム、受信したトークン、及びリング待
ち時間である。Ｎビットデータ信号１５の各ビットＥＶ
ＥＮＴＩ−ＥＶＥＮＴ８ｉ；！、コレらノシステムイベ
ントのうちの一つに割当てられている。好適実施例にお
いては、第一ビット位置ＥＶＥＮＴ１は、受信したフレ
ームのイベントに対応しており、第二ビット位置ＥＶＥ
ＮＴ２は、分離したエラーに対応しており、第三ビット
位置ＥＶＥＮＴ３は失ったフレームに対応しており、第
四ビット位置ＥＶＥＮＴ４はコピーしたフレームに対応
しており、第五ビット位置ＥＶＥＮＴ５はＡ、組でコピ
ーしなかったフレームに対応しており、第六ビット位置
ＥＶＥＮＴ６は送信したフレームに対応しており、第七
ビット位置ＥＶＥＮＴ７は受信したトークンに対応して
おり、且つ第八ビット位置ＥＶＥＮＴ８は待ち時間に対
応している。

システムイベントが発生すると、データ信号１５内のそ
れの対応するピット位置がセットされ（即ち、論理高即
ち「１」）、そうでない場合には、該ビットはセットさ
れない（即ち、論理低即ち「０」）。例えば、特定のク
ロックサイクル期間中に、受信したフレームが失われ且
つフレームが送信されると、８ビツトデ一タ信号１５は
００１００１００である。なぜならば、第六ビット位置
は送信したフレームに対応しており、且つ第三ビット位
置は失ったフレームに対応しているからである。

第２図及び第３図を参照すると、データ信号１５　（Ｅ
ＶＥＮＴＩ−ＥＶＥＮＴ８）は、受信データ信号１５を
格納するＮビットイベント格納レジスタ（ＳＴＯＲＥＧ
）１６へ供給される。好適実施例においては、イベント
格納レジスタ１６及び優先度デコーダ１４は、単一のイ
ベントレジスタチップ５０上に設けられる。

イベント格納レジスタ１６は、少なくともＮ個の単一ビ
ットレジスタ１７　（ＲＥＧＩ−ＲＥＧ８）を有してい
る。各単一ピットレジスタ１７は、ＥＶＥＮＴＩ−ＥＶ
ＥＮＴ８ビットのうちの特定の一つを受取る。例えば、
図示した如く、データ信号１５の第一ビット位置ＥＶＥ
ＮＴＩは、レジスタＲＥＧ１へ割当てられており、第二
ビット位置ＥＶＥＮＴ２はＲＥＧ２へ割当てられており
、且つＮビット位置ＥＶＥＮＴＮはレジスタＲＥＧＮへ
割当てられている。

クロック信号ＣＬＫの上昇エツジにおいて、入力データ
ビットＥＶＥＮＴＩ−ＥＶＥＮＴ８は、それぞれ、それ
らの指定されたレジスタＲＥＧ　１−ＲＥＧ８ヘラッチ
される。クロック信号ＣＬＫは外部的に発生されたグロ
ーバルクロック信号であり、それは、格納要素ＲＥＧＩ
−ＲＥＧ８の全てを同期させる。同一のクロックサイク
ル内において、レジスタ１７の各々は、それぞれ、その
内容５ＴＯＲＯＵＴＩ−５ＴＯＲＯＵＴ８を出力して８
ビット格納出力信号１９を形成する。レジスタ１７の出
力は、クロック信号の次の上昇エツジが受信されるまで
、同一状態を維持する。

単一ビットレジスタ１７の各々がそれが格納するデータ
と同一のデータビットをクロック出力するので、イベン
トが発生すると、格納出力信号１９内の対応するビット
位置５ＴＯＲＯＵＴＩ−３ＴＯＲＯＵＴ８は論理高即ち
「１」であり、特定のイベントが発生しない場合には、
格納出力信号１９内の対応するビット位置５ＴＯＲＯＵ
ＴＩ−５ＴＯＲＯＵＴ８は論理低即ち「０」である。従
って、上述した例においては、５ＴＯＲＯＵＴ：１は１
であり、且つ５ＴＯＲＯＵＴ６は１であり、従ってフレ
ームが失われ且つフレームが送信される場合、格納出力
信号１９は、ｒｏｏｌｏｏｌｏｏＪである。単一ビット
レジスタ１７は、更に、格納出力信号１９の補元を５Ｔ
ＯＲＯＵＴＺ−ＩＳＴＯＲＯＵＴＺ８として出力する。

格納出力信号１９及びその補元信号は、優先度デコーダ
（ＰＲＩＤＥＣ）１４へ並列的に供給される。優先度デ
コーダ１４は、特定のクロックサイクル内で幾つかのシ
ステムイベントが発生する場合、引続くクロックサイク
ルにおいてインクリメントされるべきシステムのカウン
ト値の順番に優先度を付与する。前述した如く、好適実
施例においては、クロックサイクル当り１個のカウント
値がインクリメントされる。優先度デコーダ１４は格納
出力信号１９を受信する。論理高であり、特定のシステ
ムイベントが発生し且つそれの関連するカウント値がイ
ンクリメントされるべきであることを表わす信号１９の
ビット位置５ＴＯＲＯＵＴ１−５ＴＯＲＯＵＴ８のうち
で、優先度デコーダ１４が、該カウント値の一つのみに
優先度（プライオリティ）を許可する。

第４図を参照すると、優先度デコーダ１４は、複数個の
論理要素１５０−１７３を有しており、口つＮ個の入力
及びＮ個の出力（該人力及び出力の補元は排除）を有し
ており、Ｎビット入力は、格納出力信号１９を有するビ
ットに対応している。

論理要素１５０−１７１は優先度デコーダ１４を構成し
ており、且つ格納出力信号１９のＮ個のビットは、各シ
ステムイベントと関連する優先度の順番に基づいて予め
選択的に配列されており、従って、単一ビット５ＴＯＲ
ＯＵＴＩ−ＳＴＯＲＯＵＴ８の各々へ割当てられるべき
優先度は、格納出力信号１９を構成している。イベント
は、最もしばしば発生することのあるものが最初に処理
されるように優先度が付与される。優先度デコーダ１４
は、論理高である格納出力信号１９の単一ビット５ＴＯ
ＲＯＵＴＩ−３ＴＯＲＯＵＴ８へ優先度を割当てる。

好適実施例においては、格納出力信号１９（ＳＴＯＲＯ
ＵＴＩ−ＳＴＯＲＥＯＵＴ８）及びその補充（ＳＴＯＲ
ＯＵＴＺＩ−５ＴＯＲＯＵＴＺ８）が、ＮＡＮＤゲート
１５２，１５４，１５６，１５８．１６０，１６２，１
６４，１６６．１６８へ供給される。図示した実施例に
おいては、８個の人力と８個の出力とを持った８ビツト
優先度デコーダ１４の場合、該論理要素は、優先度が以
下の如くにビット５ＴＯＲＯＵＴＩ−９ＴＯＲＯＵＴ８
へ割当てられるように配列されている。

ＰＲＩ　Ｓ　Ｉ　Ｇ１−５ＴＯＲＯＵＴＩＰＲＩ　Ｓ　
Ｉ　Ｇ２−５ＴＯＲＯＵＴ２且つ非ＳＴＯ０ＵＴＩ ＰＲＩ　Ｓ　ｌＧ３−８ＴＯＲＯＵＴ３且つ非５ＴＯＲ
ＯＵＴ１且つ非５ＴＯＲＯＵ ２ ＰＲＩ　Ｓ　ｌＧ４−３ＴＯＲＯＵＴ４且つ非５ＴＯＲ
ＯＵＴＩ且つ非５ＴＯＲＯＵ Ｔ２且つ非５ＴＯＲＯＵＴ３ ＰＲＩ　Ｓ　ｌＧ５−３ＴＯＲＯＵＴ５且つ非５ＴＯＲ
ＯＵＴ１且つ非５ＴＯＲＯＵ Ｔ２且つ非５ＴＯＲＯＵＴ３且 つ非５ＴＯＲＯＵＴ４ ＰＲＩ　Ｓ　ｌＧ６−３ＴＯＲＯＵＴ６且つ非５ＴＯＲ
ＯＵＴＩ且つ非５ＴＯＲＯＵ Ｔ２且つ非５ＴＯＲＯＵＴ３且 つ非５ＴＯＲＯＵＴ４且つ非５ ＴＯＲＯＵＴ５ ＰＲＩ　Ｓ　ｌＧ７−３ＴＯＲＯＵＴ７且つ非５ＴＯＲ
ＯＵＴＩ且つ非５ＴＯＲＯＵ Ｔ２且つ非５ＴＯＲＯＵＴ３且 っ非５ＴＯＲＯＵＴ４且つ非５ ＴＯＲＯＵＴ５且つ非５ＴＯＲ ＵＴ６ ＰＲＩ　Ｓ　ｌＧ３−３ＴＯＲＯＵＴ８且つ非５ＴＯＲ
ＯＵＴ１且つ非５ＴＯＲＯＵ Ｔ２且つ非５ＴＯＲＯＵＴ３且 つ非５ＴＯＲＯＵＴ４且つ非５ ＴＯＲＯＵＴ５且つ非５ＴＯＲ ＯＵＴ６且つ非５ＴＯＲＯＵＴ 例えば、好適実施例においては、前述したプライオリテ
ィ即ち優先度割当てを実行するために、８番目のイベン
トに対して優先度を割当てるため（それは、格納信号１
９の８番目のビ・ント位置５ＴＯＲＯＵＴ８に対応し）
、格納出力信号１９を構成する他のビットの補元は８番
目のイベントＳＴＯＲＯＵＴ８と関連するビットと共に
ＡＮＤ処理される。従って、 ＰＲＩ　Ｓ　Ｉ　Ｇ３−５ＴＯＲＯＵＴ８及び５ＴＯＲ
ＯＵＴＺ７及び５ＴＯＲＯＵＴ Ｚ６及び５ＴＯＲＯＵＴＺ５及 び５ＴＯＲＯＵＴＺ４及び５Ｔ ＯＲＯＵＴＺ３及び５ＴＯＲＯ ＵＴＺ２及び５ＴＯＲＯＵＴＺ 且つ、論理要素１７０，１７１，１６６．１６８゜１６
９を使用してこの式を実行する。

ＮＡＮＤゲート１７０は４人力ＮＡＮＤゲートであり、
それはその入力として格納出力信号１９を構成するビッ
トの幾つかの補元を有しており、特に、５ＴＯＲＯＵＴ
ＺＩ、５ＴＯＲＯＵＴＺ２゜５ＴＯＲＯＵＴＺ３，５Ｔ
ＯＲＯＵＴＺ４である。

ＮＡＮＤゲート１７０の出力は、論理ゲート１７１によ
って反転されて、第一一時的信号ＴＥＭＰＢを発生する
。従って、ＴＥＭＰＢ−３ＴＯＲＯＵＴＺＩ且つ５ＴＯ
ＲＯＵＴＺ２且っ５ＴＯＲＯＵＴｚ３且つ５ＴＯＲＯＵ
ＴＺ４である。

同様に、ＮＡＮＤゲート１６６及びインバータ１６７は
、第二−時的信号ＴＥＭＰ２を発生し、それは５ＴＯＲ
ＯＵＴ５−３ＴＯＲＯＵＴ７ビツトの補元をＡＮＤ処理
した結果であり、即ちＴＥＭＰ２−５ＴＯＲＯＵＴＺ５
且つ５ＴＯＲＯＵＴＺ６且つ５ＴＯＲＯＵＴＺ７である
。ＮＡＮＤゲート１６８は三つの入力、即ちＴＥＭＰ２
．ＴＥＭＰＢ、５ＴＯＲＯＵＴ８を有している。ＮＡＮ
Ｄゲート１６８の出力は、インバータ１６９によって反
転されて、優先度（プライオリティ）信号ＰＲＩＳＩＧ
８を発生し、それは８番目のイベントに対してプライオ
リティ即ち優先度が割当てるべきことを表わしている。

当業者にとって明らかな如く、優先度デコーダ１４にお
いてその他の論理形態を使用することも可能であり、且
つ論理ゲート１５０−１７０及び格納出力信号１９を構
成するＮビット５ＴＯＲＯＵＴ１−ＳＴＯＲＯＵＴ８は
異なった態様でデコーダ１４へ入力することも可能であ
る。優先度デコーダ１４によって発生されるＮビットの
ＰＲＩＳ　ＩＧＩ−ＰＲＩＳ　ＩＧ８の各々は、Ｎ個の
モニタされるシステムイベントの一つと関連している。

Ｎビットの発生されたＰＲＩ　Ｓ　ＩＧＩ−ＰＲＩＳＩ
Ｇ８は優先度信号３２を有している。従って、優先度デ
コーダ１４は、Ｎビット並列優先度信号３２を発生し、
好適実施例においては、格納出力信号１９のビットと関
連するイベントと優先度信号３２のビットと関連するイ
ベントとの間に１対１の対応が存在している。

優先度信号３２を構成するＮ個の優先度ビットＰＲＩＳ
ＩＧＩ−ＰＲＩＳＩＧ８のうちで、一つのみに優先度が
許可され（即ち、論理高である）、残りのＮ−１個の優
先度ビットは優先度が許可されない（即ち、論理低であ
る）。発生された優先度ビットＰＲＩＳＩＧＩ−ＰＲＩ
ＳＩＧ８のうちの一つのみが論理高（即ち、優先度が許
可される）であり、一方残りのビットは論理低（即ち、
優先度が与えられない）であるように、論理要素１５０
−１７１が配列されている。

第６図を参照すると、例えば、格納出力信号１９がｒｏ
ｏｌｏｏｌｏｏＪである場合、論理高であるビットのう
ちで、最高優先度を有する格納出力ビットは５ＴＯＲＯ
ＵＴ３ビツトであり、且つ優先度デコーダ１４は優先度
信号３２ｒ００１０００００Ｊを出力する。従って、優
先度はＰＲＩＳＩＧ３ビット位置へ許可され、それは、
５ＴＯＲＯＵＴ３ビツト位置に対応するシステムイベン
トに対応するものと指定される。

再度第１図乃至第３図を参照すると、優先度信号３２　
（ＰＲＩＳＩＧＩ−ＰＲＩＳＩＧ８）は、イベント格納
レジスタ１６へ並列的に与えられ（且つ、特に、単一ビ
ット格納レジスタ１７へ）且つ第１図において［フィー
ドバックループ」１８として言及される。フィードバッ
クループ１８の目的は、次のクロックサイクルが開始す
る前に優先度デコーダ１４によって優先度が許可された
システムイベントに対応する単一ビットレジスタ１７の
内容をクリアするためである。優先度が付与されたイベ
ントに対応する格納レジスタ１７の内容がクリアされて
、同一のイベントが誤って優先度付与が行なわれ且つ次
のクロックサイクル期間中に再度インクリメントがされ
ることがないことを確保する。

特に第３図を参照すると、フィードバックループ】８は
、更に、優先度信号ＰＲＩＳＩＧＩ−ＰＲＩＳＩＧ８へ
結合した論理回路５２を有している。フィードバックル
ープ１８によって発生される単一ビット信号は、単一ビ
ットレジスタ１７上のリセットノード５３へ入力される
。リセットノード５３へのこの信号が高状態であると、
その特定の格納レジスタ１７の内容がクリアされる。従
って、上述した実施例においては、優先度信号３２がｒ
ｏｏ　１０００００Ｊてあり、第三レジスタＲＥＧ３が
クリアされる。なぜならば、ＰＲＩＳＩＧ３ビット位置
はＲＥＧ３に対応しており且つそれに入力されるからで
ある。フィードバックループ論理回路５２へ人力される
リセット信号Ｒ５Ｔは、イベントカウンタ１０が一部を
構成する全体的なシステムのグローバルなリセット機能
を行なう。Ｒ５Ｔが１である場合、全チップがＲｅ５ｅ
ｔ即ちリセットと呼ばれる既知の状態へ送られ、そこで
全ての前のイベントは破棄される。

第１図及び第３図を参照すると、優先度信号３２　（Ｐ
ＲＩＳＩＧＩ−ＰＲＩＳＩＧ８）は、更に、メモリ１２
へ並列的に人力され、メモリ１２は、好適実施例におい
ては、ランダムアクセスメモリ（ＲＡＭ）である。メモ
リ１２はＸｘＹメモリであり、尚Ｙは行数であり、それ
はＮ以上であって、且つＸは行当りのビット数である。

図示した如く、メモリ１２は２０Ｘ８メモリであって、
尚メモリ１２内の各行（行１−８）は、特定のカウント
値を格納するために指定されており、その場合、モニタ
されるシステムイベントの各々に対して１個のカウント
値が存在している。従って、メモリ１２内の各行は、特
定の「イベントカウンタＪとして言及される。例えば、
行１は、フレーム受信カウンタとして指定され、且つフ
レーム受信カウント値（ＦＲＣＮＴ）を格納し、行２は
分離エラーカウンタとして指定され且つ分離エラーカウ
ント値（Ｅ　Ｉ　ＣＮＴ）を格納し、行３は喪失フレー
ムカウンタであり且つ喪失フレームカウント値（ＬＦＣ
ＮＴ）を格納し、行４はコピーフレームカウンタであり
且つコピーフレームカウント値（ＦＣＣＮＴ）を格納す
るために指定され、行５はＡ。

組でコピーされないフレームのカウンタであり且つ非コ
ピーフレームカウント値（ＦＮＣＣＮＴ）を格納し、行
６は送信フレームカウンタとして指定され且つ送信フレ
ームカウント値（ＦＴＣＮＴ）を格納し、行７は受信ト
ークンカウンタとして指定され且つ受信トークンカウン
ト値（ＴＲＣＮＴ）を格納し、且つ行８は待ち時間カウ
ンタであり且つ待ち時間カウント値（ＬＡＴＣＮＴ）を
格納する。８個のモニタされるイベントが存在するので
、メモリ１２内には８個のイベントカウンタ及び少なく
とも８個の行が存在している。

８ビット並列優先度信号３２ＰＲＩ　Ｓ　ＩＧＩ−ＰＲ
ＩＳＩＧ８が並列的にメモリ１２内へ人力されるので、
１ビツト優先度信号ＰＲＩＳＩＧＩＰＲＩＳＩＧ８の各
々は、それの関連するカウント値が格納されている箇所
に対応するメモリ１２内の行を直接的にアドレスする。

従って、優先度信号３２を構成するビットＰＲＩＳｒＧ
１−ＰＲＩＳＩＧ８の各々は、メモリ行選択として作用
する。

その入力ＰＲＩ　Ｓ　ＩＧＩ−ＰＲＩＳ　ＩＯ２が高状
態である場合、それがアドレスされると、特定の行（行
１−８）がアクセスされる。前述した如く、クロックサ
イクル当り１個のカウント値がインクリメントされるに
過ぎないので、優先度信号１９を構成するビットの１個
のみが高状態であり、従って該高状態のビットによって
アドレスされるメモリ１２内の行のみがアクセスされる
。デコードすべきメモリアドレスが存在しないので、シ
ステム１０はアドレスデコード回路を必要としない。

アドレスされ且つアクセスされるメモリ行に対して、ア
ドレスされた行内に格納されているカウント値が、現在
のカウントデータ信号６２（Ｃ０ＵＮＴ）としてメモリ
１２から読出される。例えば、優先度信号３２　ｒｏｏ
ｌｏｏｏｏｏＪにおいて、３番目のビット位置ＰＲＩＳ
ＩＧ３が高状態である。好適実施例においては、ＰＲＩ
ＳＩＧ３ビット位置がメモリ１２内の３番目の行（行３
）をアドレスすることを指定しているので、喪失フレー
ムカウント値ＬＦＣＮＴが、現在のカウント値信号６２
として、メモリ１２から並列的に出力される。好適実施
例においては、このカウント値信号は２０ビット幅であ
る。

好適実施例においては、１クロックサイクル期間中に、
データ信号１５がイベント格納レジスタ１６内に読込ま
れ、優先度デコーダ１４によって優先度付与が行なわれ
、且つＲＡＭ１２がアドレスされる。同一のクロックサ
イクル期間中に、該アドレスされた行内に格納されてい
るカウント値がＲＡＭ１２から読出され且つインクリメ
ンタ２２　（ＩＮＣ）へ人力される。インクリメンタ２
２は、１だけ現在のカウントデータ信号６２をインクリ
メントし、且つ同一のクロックサイクル期間中に、現在
のカウントデータ信号６２ＣＯＵＮＴか格納されていた
メモリ１２内の同一の行（即ち位置）内ヘアツブデート
したカウントデータ信号６３　（ＣＯＵＮＴＩＮＣ）を
書込む。使用されるインクリメンタ２２は、カウント値
のオーバーフローで、インクリメントされていないカウ
ント値をＲＡＭＩ２へ書込むことが可能である。単一ク
ロックで複数個のイベントが発生する場合、より低い優
先度を持ったイベントがイベント格納レジスタ１６内に
保存され、且つそれらの対応する内容は爾後のクロック
サイクルでインクリメントされる。

第７図は、本発明に基づくメモリをベースとしたイベン
トカウンタ７０の別の実施例を示している。このカウン
タ７０における同様の要素は、第１図に示したカウンタ
１０を説明するために使用したものと同一の参照符号を
付しである。このシステム７０は、更に、イベントコン
トローラ（ＥＶＥＣＮＴＲ）６０．マルチプレクサ（Ｍ
ＵＸ）９０、インタラブド格納レジスタ（ＩＲＥＧ）１
００及び制御アクセスバスを介してＲＡＭ１２内に格納
されているカウント値を読取り且つ書込むことを可能と
するための一時的格納レジスタ８０（ＴＥＭＰＲＥＧ）
を有している。この制御アクセスバスは、外部ボートで
あり、それは外部ユーザがシステム７０から読取り又は
書込みを行なうことを可能とする。

イベントコントローラ６０は外部的に制御される。イベ
ントコントローラ６０は、外部ユーザによるアクセス要
求を検知し、且つインタラブドアクセス要求信号が受取
られた場合、イベントレジスタ５０がＲＡＭ１２をアク
セスすることをディスエーブルする。特に、イベントコ
ントローラ６０は、該アクセスバスからインタラブドア
ドレス信号ＣＡＤＤを受取る。このインタラブドアドレ
ス信号ＣＡＤＤは、アクセスされるべきＲＡＭＩ２内の
メモリ位置を表わす。イベントカンタロラ６０は、又、
ＲＡＭ１２内のデータが読取られるべき又は書込まれる
べきか否かを表わす読取り選択信号ＲＥＤＳＥＬを受取
り、且つ存在する場合に、特定の動作を（即ち、読取り
動作又は書込み動作）を実行すべきことを表わす読取り
／書込み信号ＲＷを受取る。好適実施例においては、イ
ベントレジスタ５０がイベントコントローラ６０によっ
てインクラブドされるべきでない場合であっても（即ち
、ＲＥＤＳＥＬ信号が受取られていない）、イベントコ
ントローラ６０がインタラブドアドレス信号ＣＡＤＤを
受取り且つインタラブドアドレス信号ＣＡＤＤの関数で
あるインタラブド優先度信号（ＩＮＴＰＲＩ　１−ＩＮ
ＴＰＲＩ８）８２を発生する。インタラブド優先度信号
８２は、アドレスされるべきメモリ１２内の行をアドレ
スするＮビット信号であるという点において、優先度信
号３２と類似している。イベントコントローラ６０は、
又、ＭＵＸ選択信号ＭＵＸ　　ＳＥＬ。

書込み信号ＷＲＩＴＥ、インクリメンタ選択信号ｌＮＣ
３ＥＬ、イネーブル信号ＥＮＡＢＬＥを発生する。

インタラブド優先度信号８２及びイベントレジスタ５０
によって発生される優先度信号３２はＭＵＸ９０へ並列
的に入力される。ＭＵＸ９０は、又、イベントコントロ
ーラ６０からＭＵＸ選択信号ＭＵＸ　　ＳＥＬを受取る
。イベントレジスタ５０がインタラブドされるべき場合
、ＭＵＸ　　ＳＥＬ信号は、ＭＵＸ９０インタラブド優
先度信号８２をＭＵＸ出力信号９２としてバスさせる。

ＭＵＸ出力信号９２は、インタラブド格納レジスタ１０
０へ入力される。インクリメントプロセスがインクラブ
ドされるべきでない場合、ＭＵＸ　　ＳＥＬ信号がＭＵ
Ｘ９０へ命令を与えて、優先度信号３２をその出力信号
９２としてパスさせる。

好適実施例においては、ＭＵＸＳＥＬ信号が論理高であ
る場合、該優先度信号が選択され、ＭＵＸＳＥＬ信号が
論理低である場合、インタラブド優先度信号８２か選択
される。インタラブド優先度信号８２か選択されると、
フィードバックルプ１８は完成されない。優先度信号３
２はイベント格納レジスタ１６へ供給されず、従って優
先度が付与されたイベントに対応するレジスタの内容は
クリアされることはない。なぜならば、外部インタラブ
ド優先度信号８２が選択されるからである。そうでない
場合には、優先度が付与されたイベントは喪失される。

なぜならば、優先度信号３２は選択されないからである
。

インタラブド格納レジスタ１００は、それが受取るＭＵ
Ｘ出力信号９２（即ち、優先度信号３２又はインタラブ
ド優先度信号８２）を−時的に格納し、且つ格納優先度
信号９３　（ＩＰＲＩＳＩＧｌ−ＩＰＲＩＳＩＧ８）と
してそれを並列的に読出す。格納優先度信号９２はＲＡ
Ｍ１２へ入力され、且つアクセスされるべきメモリ行１
２の一つを選択するためのポインタとして作用する。ア
クセスされた行内に格納されているカウント値Ｃ０ＵＮ
Ｔ６２が読出され且つインクリメンタ２２及び−時的レ
ジスタ８０へ入力される。好適実施例においては、−時
的格納レジスタ（ＴＥＭＰＲＥＧ）８０は２０ビツトレ
ジスタである。ＲＡＭＩ２内のアドレスされた行内に格
納されているカウント値６２（例えば、行２、ＥＴ　　
Ｃ０ＵＮＴ値）は、Ｃ０ＵＮＴ値２信号として読出され
、且つ一時的格納レジスタ８０及びインクリメンタ２２
へ入力される。

一時的レジスタ８０は、又、イベントコントローラ６０
によって発生されるイネーブル信号ＥＮＡＢＬＥを受取
る。−時的レジスタ８０がＥＮＡＢＬＥ信号によってイ
ネーブルされると、カウント値６２は外部バスＣＢＵＳ
へ読出される。

インクリメンタ２２によって受取られるカウント値６２
がインクリメントされる。しかしながら、インクリメン
タ２２は、更に、外部データ信号ＢＩＮを受取る。外部
データ信号ＢＩＮは、カウント値６２が以前に格納され
ていた位置においてＲＡＭ１２内に格納することが可能
である。インクリメンタ２２は、インクリメンタ選択信
号ｌＮＣ３ＥＬによって制御される内部マルチプレクサ
を有しており、インクリメントされたカウント値即ち外
部データ信号ＢＩＮがＣ０ＵＮＴＩＮＣ信号６３として
出力されるべきであるか否かを選択する。ＲＡＭ１２は
、イベントコントローラ６０によって発生される書込み
イネーブル信号ＷＲＩＴＥを受取る。ＷＲＩＴＥ信号が
イネーブルされると、Ｃ０ＵＮＴＩＮＣ信号６３がアク
セスされたメモリ位置（例えば、行２）内に書込まれる
。

システム１０．７０の好適実施例においては、クロック
サイクル間に約８０ｎｓが存在しており、従ってデータ
信号１５を読取り、それをイベント格納レジスタ１６内
に格納し、優先度デコーダ１４によってそれに優先度を
付与し、ＲＡＭ１２をアクセスし、カウント値をインク
リメントし、且つ次のクロックサイクルが開始する前に
そのインクリメントしたカウント値をＲＡＭ１２内に書
込むのに約８０ｎ　ｓの時間が存在している。

システム７０の好適実施例においては、第一クロックサ
イクルの期間中、データ信号１５は単一ビットイベント
レジスタ１７内にロードされ、優先度デコーダ１４によ
って優先度付与が行なわれ、ＭＵＸ９０がその出力を選
択し、且つインクラブドレジスタ１００がそれが受取る
ＭＵＸ出力信号９２を格納する。次のクロックサイクル
期間中に、格納した優先度信号９３　（ＩＰＲＩＳＩＧ
Ｉ−ＩＰＲＩ　Ｓ　ＩＧ８）がインタラブドレジスタ１
００から並列的に読出され、ＲＡＭ１２内に入力されて
特定の行を選択する。アクセスされた行内に格納されて
いるカウント値Ｃ０ＵＮＴ６２が読出され且つインクリ
メンタ２２と一時的格納レジスタ８０の両方へ入力され
る。インクリメンタ２２は、１だけカウント値６２をイ
ンクリメントし且つインクリメンタ出力信号６３はＲＡ
Ｍ１２へ人力される。二つのクロックサイクルに亘って
現在のカウント値に優先度を付与し且つインクリメント
することにより、システム７０は、優先度付与及びイン
クリメントの作業を実行するためにクロックサイクル当
り十分な時間が存在することを確保している。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
、種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明の一実施例に基づいて構成されたメモリ
をベースとしたイベントカウンタシステムを示したブロ
ック図、第２図は本発明のＮビット格納レジスタ及び優
先度デコーダを示したブロック図、第３図は第２図に示
したＮビット格納レジスタのブロック図、第４図は第２
図に示した優先度デコーダのブロック図、第５図は本発
明のメモリを示したブロック図、第６図は本発明の優先
度デコーダの入力信号と出力信号を示したブロック図、
第７図は本発明の別の実施例に基づいて構成されたシス
テムを示したブロック図、である。 （符号の説明） １０：メモリをベースとしたイベントカウンタシステム １２：メモリ装置 １６：イベント格納レジスタ １７：単一ビットレジスタ １８：フィードバックループ ２２：インクリメンタ ＦＩＧ、４ ０ １’１ ＦＩＧ、６ 手続補正書（肱） 平成３年２月１９日

Claims (1)

1. 【特許請求の範囲】 １、複数個のカウント値をアクセスすべき順番に優先度
   を付け且つ各カウント値が一つのイベントと関連してい
   る複数個のイベントの発生数をカウントするシステムに
   おいて、各々がイベントのうちの予め選択した一つの発
   生を表わす複数個のデータ信号を格納し且つカウントす
   べきイベントを表わす複数個のカウント信号を発生する
   第一手段が設けられており、前記カウント信号の各々は
   イベントのうちの一つと関連しており、複数個のアドレ
   ス位置を持ったメモリ装置が設けられており、前記カウ
   ント値の各々は対応するアドレス位置内に格納され、対
   応するアドレス位置内に格納されているカウント値にア
   クセスするアドレス信号を発生する手段が設けられてお
   り、前記カウント信号に関連するカウント値がアクセス
   されるべき順番に優先度を付け且つ第一アドレス信号が
   第一優先度を持ったカウント値のアドレス位置に対応す
   るようにカウント値がアクセスされるべき優先度を付け
   た順番に基づいて第一アドレス信号を発生する手段が設
   けられており、アクセスしたカウント値をインクリメン
   トし且つ前記アクセスしたカウント値を置換カウント値
   で置換する手段が設けられており、前記カウント信号を
   アップデートするためにフィードバック信号を発生する
   手段が設けられていることを特徴とするシステム。 ２、特許請求の範囲第１項において、前記格納するため
   の第一手段が、複数個のレジスタを有しており、前記各
   レジスタは、前記データ信号のうちの予め選択した一つ
   を格納し、且つ前記レジスタの各々は前記カウント信号
   の一つを発生することを特徴とするシステム。 ３、特許請求の範囲第１項において、前記カウント信号
   が二進信号であり、且つイベントをカウントすべきこと
   を表わすカウント信号が第一論理状態を有しており、前
   記優先度を付ける手段が、前記第一論理状態を持ったカ
   ウント信号に優先度を付け且つそれに対して優先性を割
   当て、前記アドレス信号を発生する手段が、第一アドレ
   ス信号が第一優先度を持ったカウント信号と関連するイ
   ベントと関連するカウント値をアドレスするように、前
   記カウント値に割当てられた優先度に応答することを特
   徴とするシステム。 ４、特許請求の範囲第１項において、前記メモリ装置が
   ランダムアクセスメモリであることを特徴とするシステ
   ム。 ５、特許請求の範囲第１項において、前記カウント信号
   が、前記格納するための第一手段内に格納されるデータ
   信号と均等であることを特徴とするシステム。 ６、特許請求の範囲第１項において、前記アドレス信号
   を発生する手段が、前記アドレス信号を発生するために
   前記システムによって受取られた外部アドレス信号と前
   記第一アドレス信号との間で選択する手段を有しており
   、且つ前記フィードバック信号が、前記第一アドレス信
   号が選択される場合に、前記カウント信号をアップデー
   トすることを特徴とするシステム。 ７、特許請求の範囲第６項において、前記メモリ装置を
   アドレスする前に、前記アドレス信号を格納する第二手
   段が設けられていることを特徴とするシステム。 ８、特許請求の範囲第７項において、前記アクセスした
   カウント値を格納する第三手段が設けられており、且つ
   前記アクセスしたカウント値を前記第三格納手段から読
   出す手段が設けられていることを特徴とするシステム。 ９、特許請求の範囲第１項において、前記フィードバッ
   ク信号が前記第一アドレス信号と均等であることを特徴
   とするシステム。 １０、特許請求の範囲第６項において、選択された前記
   アドレス信号が第一アドレス信号であることを特徴とす
   るシステム。 １１、特許請求の範囲第１項において、前記置換カウン
   ト値がアクセスしたカウント値であることを特徴とする
   システム。 １２、特許請求の範囲第１項において、前記置換カウン
   ト値がインクリメントしたカウント値であることを特徴
   とするシステム。 １３、特許請求の範囲第１項において、前記アクセスし
   たカウント値が第一優先度を持ったカウント値であるこ
   とを特徴とするシステム。 １４、特許請求の範囲第６項において、前記置換カウン
   ト値が本システムによって受取られた外部カウント値で
   あることを特徴とするシステム。 １５、特許請求の範囲第１項において、前記フィードバ
   ック信号が前記カウント信号をアップデートして、第一
   優先度を持ったカウント値に対応するイベントが選択さ
   れたことを表わすことを特徴とするシステム。 １６、複数個のイベントの各々の発生数をカウントする
   システムにおいて、少なくとも第一イベントと第二イベ
   ントとが存在しており、各イベントはそれと関連するカ
   ウント値を有しており、複数個のデータ信号に応答する
   と共にリフレッシュ信号に応答してカウントされるべき
   イベントを表わすイベント信号を発生する手段が設けら
   れており、前記データ信号の各々は前記イベントの一つ
   と関連すると共に前記イベントの予め選択した一つの発
   生を表わし、且つ前記リフレッシュ信号はカウントされ
   るべきイベントの一つを表わしており、前記イベントの
   各々と関連するカウント値を格納する第一手段が設けら
   れており、前記カウント値の各々は前記格納用第一手段
   内の対応するアドレス位置内に格納され、前記イベント
   信号に応答してカウントされるべきイベントに関連する
   カウント値がインクリメントされるべき順番に優先度を
   付与し且つ優先度を付けたカウント値をアクセスするた
   めにアクセス信号を発生する手段が設けられており、ア
   クセスしたカウント値をインクリメントする手段が設け
   られており、前記優先度を付けたカウント値と関連する
   イベントがカウントされたことを反映するために前記リ
   フレッシュ信号を発生する手段が設けられていることを
   特徴とするシステム。 １７、特許請求の範囲第１６項において、更に、前記ア
   クセスしたカウント値を格納する第二手段が設けられて
   いることを特徴とするシステム。 １８、特許請求の範囲第１６項において、前記複数個の
   データ信号に応答する手段が、前記データ信号を格納し
   、且つ前記リフレッシュ信号が前記格納したデータ信号
   をアップデートして、前記アクセスしたカウント値に対
   応するイベントがインクリメントされたことを反映させ
   ることを特徴とするシステム。 １９、特許請求の範囲第１６項において、前記カウント
   されるべきイベントの各々は、前記アクセス信号が最高
   の優先度を持ったカウントされるべきイベントと関連す
   るカウント値に対して最高の優先度を許可するように、
   それと関連する優先度を有しており、且つ前記リフレッ
   シュ信号が、前記データ信号に応答する手段が前記リフ
   レッシュ信号を受取る後に、前記アクセスしたカウント
   値に関連するイベントがカウントされたことを表わし、
   前記発生されたイベント信号が、前記アクセスしたカウ
   ント値と関連するイベントがカウントされたことを反映
   することを特徴とするシステム。 ２０、特許請求の範囲第１６項において、前記格納用第
   一手段がランダムアクセスメモリであることを特徴とす
   るシステム。 ２１、特許請求の範囲第１６項において、前記データ信
   号に応答する手段が、複数個のレジスタを有しており、
   各レジスタが前記データ信号の一つと関連していること
   を特徴とするシステム。 ２２、特許請求の範囲第１６項において、前記アクセス
   信号が、第一論理状態を持った単一ビット信号が、最高
   の優先度を持ったカウント値が格納されている前記格納
   用第一手段内の位置をアドレスするように、第一又は第
   二論理状態を持った複数個の単一ビット信号から構成さ
   れていることを特徴とするシステム。 ２３、複数個のイベントの発生数をカウントするシステ
   ムにおいて、各イベントはそれと関連するカウント値を
   有しており、各カウント値が格納手段内の対応する位置
   内に格納されるように複数個のカウント値を格納する手
   段が設けられており、発生し且つカウントされるべきイ
   ベントを表わす複数個のデータ信号を同時的に受取る手
   段が設けられており、前記カウントされるべきイベント
   と関連するカウント値がインクリメントされるべき順番
   に優先度を付与する手段が設けられており、前記格納手
   段内のカウント値の予め選択した一つをアクセスするた
   めのアクセス信号を発生する手段が設けられており、前
   記アクセスしたカウンタと関連するアクセスしたカウン
   ト値をインクリメントする手段が設けられており、前記
   同時的に受取る手段によって受取られたデータ信号をリ
   フレッシュし且つ最初にインクリメントされるべきカウ
   ント値と関連するイベントが選択されたことを表わすた
   めにリフレッシュ信号を発生する手段が設けられている
   ことを特徴とするシステム。 ２４、特許請求の範囲第２３項において、更に、前記ア
   クセスしたカウント値に対応する位置内にインクリメン
   トしたカウント値を格納する手段が設けられていること
   を特徴とするシステム。 ２５、複数個のイベントの発生数をカウントする方法に
   おいて、各イベントはそれと関連するカウント値を有す
   るものであって、格納手段内の対応する位置内に複数個
   のカウント値を格納し、発生し且つカウントされるべき
   イベントを表わす複数個のデータ信号を受取り、前記カ
   ウントされるべきイベントと関連するカウント値がイン
   クリメントされるべき順番に優先度を付与し、前記格納
   手段内のカウント値の予め選択した一つにアクセスする
   ためのアクセス信号を発生し、前記アクセスしたカウン
   タと関連するアクセスしたカウント値をインクリメント
   し、最初にインクリメントされるべきカウント値と関連
   するイベントが選択されたことを表わすために受取られ
   たデータ信号をリフレッシュするためのリフレッシュ信
   号を発生する、上記各ステップを有することを特徴とす
   る方法。 ２６、特許請求の範囲第２５項において、更に、前記ア
   クセスしたカウント値に対応する位置内にインクリメン
   トしたカウント値を格納するステップを有することを特
   徴とする方法。 ２７、複数個のイベントの各々の発生数をカウントする
   方法において、少なくとも第一イベントと第二イベント
   とが存在しており、各イベントはそれと関連するカウン
   タを有しており、且つ前記カウンタの各々はそれと関連
   するカウント値を有するものであって、 （Ａ）複数個のデータ信号及び受取ったリフレッシュ信
   号に応答してカウントされるべきイベントを表わすイベ
   ント信号を発生し、尚前記各データ信号は前記イベント
   の一つと関連しており且つ前記カウントされるべきイベ
   ントの予め選択した一つの発生を表わし、 （Ｂ）格納用第一手段内の対応するアドレス位置内に前
   記イベントの各々と関連するカウント値を格納し、 （Ｃ）前記カウントされるべきイベントと関連するカウ
   ント値がアクセスされる順番を表わす優先度信号を発生
   し、且つ第一アドレス位置が第一優先度を持ったカウン
   ト値のアドレス位置に対応するように前記カウント値が
   アドレスされるべき優先度を付与した順番に基づいて第
   一アドレス信号を発生し、 （Ｄ）対応するアドレス位置内に格納されているカウン
   ト値をアクセスするアドレス信号を発生し、 （Ｅ）格納したカウント値をアクセスし、 （Ｆ）ステップ（Ａ）において受取ったデータ信号をア
   ップデートするためのリフレッシュ信号を発生して、第
   一優先度を持ったカウント値に対応するイベントが選択
   されたことを表わす、上記各ステップを有することを特
   徴とする方法。 ２８、特許請求の範囲第２７項において、更に、（Ｇ）
   前記アクセスしたカウント値をインクリメントし、 （Ｈ）前記アクセスしたカウント値を置換カウント値で
   置換する、 上記各ステップを有することを特徴とする方法。 ２９、特許請求の範囲第２７項において、前記複数個の
   データ信号及びリフレッシュ信号に応答してイベント信
   号を発生するステップが、更に、前記複数個のデータ信
   号を第二格納手段内に格納し且つ前記リフレッシュ信号
   に応答して前記格納したデータ信号をアップデートする
   ステップを有することを特徴とする方法。 ３０、特許請求の範囲第２７項において、前記各イベン
   トが、ステップ（Ｃ）において発生される優先度信号が
   最高優先度を持ったカウントされるべきイベントと関連
   するカウント値に対して最高優先度を許可するように、
   それと関連する優先度を有しており、ステップ（Ｆ）に
   おいて発生されるリフレッシュ信号が、ステップ（Ｅ）
   におけるカウント値と関連するイベントが選択されたこ
   とをステップ（Ａ）において発生されるイベント信号が
   反映するように、前記カウント値と関連するイベントが
   選択されることを表わすことを特徴とする方法。 ３１、特許請求の範囲第２７項において、更に、格納用
   第三手段内に前記アクセスしたカウント値を格納するス
   テップを有することを特徴とする方法。 ３２、特許請求の範囲第２７項において、更に、前記ア
   ドレス信号を発生するために、本システムによって受取
   った外部アドレス信号と前記第一アドレス信号との間で
   選択するステップを有することを特徴とする方法。