JPH03210647A - バス制御方式 - Google Patents

バス制御方式

Info

Publication number
JPH03210647A
JPH03210647A JP686790A JP686790A JPH03210647A JP H03210647 A JPH03210647 A JP H03210647A JP 686790 A JP686790 A JP 686790A JP 686790 A JP686790 A JP 686790A JP H03210647 A JPH03210647 A JP H03210647A
Authority
JP
Japan
Prior art keywords
bus
signal
refresh
hold
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP686790A
Other languages
English (en)
Inventor
Takahiro Amano
天野 孝弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PFU Ltd
Original Assignee
PFU Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PFU Ltd filed Critical PFU Ltd
Priority to JP686790A priority Critical patent/JPH03210647A/ja
Publication of JPH03210647A publication Critical patent/JPH03210647A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要] バスの支配権をii制御するバス制御方式に関し、リフ
レッシエ開始時に待機期間を設けてこの間に他の装置か
らのバスリクエスト信号が通知されたときおよびリフレ
ッシュ中にバスリクエスト信号が通知されたときにこれ
らをまとめたホールドシーケンスによってバスの支配権
を獲得してバスアクセスを行い、ホールドシーケンス回
数を少なくしてCPUのオーバヘッドを削減し、システ
ム全体の効率を向上させることを目的とし、リフレッシ
ュ要求信号に対応して所定時間経過前にCPU以外のバ
スマスタからのバスリクエスト信号が通知されたときに
ホールド信号(HOLD)をCPUに通知してホルダ信
号(IILDA)の応答に対応して、バスを使用してバ
スマスタによるデータ転送などおよびリフレッシュを行
った後にバスを解放し、一方、所定時間経過してもCP
U以外のバスマスタのバスリクエスト信号が通知されな
かったときにホールド信号(IIOLI))をCPUに
通知してホルダ信号(、IILDA)の応答に対応して
、バスを使用してリフレッシュを行い、このリフレッシ
ュ中にバスマスタからバスリクエスト信号の通知があっ
たときに継続してデータ転送などを行った後にバスを解
放するように構成する。
【産業上の利用分野〕
本発明は、バスの支配権を制御するバスvi御方式に関
するものである。
〔従来の技術と発明が解決しようとする課題〕CPU以
外のバスマスタがCPUへホールド信号(HOLD)を
通知してバスの支配権を獲得する計算機システムは、バ
スマスタからのホールド信号に対応してCPUがバスの
支配権を与えるためのホールドシーケンスを必要とする
。この際、バスにD−RAMを接続してホールドシーケ
ンスによってバスの支配権を獲得してリフレッシュを行
う場合、従来、リフレッシュカウンタによって所定時間
毎にリフレッシュ要求信号を通知して即座にCPUにホ
ールド信号を通知してホールドシーケンスを行ってバス
の支配権を獲得してリフレッシュを行い、その後、バス
を解放するようにしていた。このように、所定時間毎に
D−RAMをリフレッシュするためにバスの支配権を獲
得するホールド信号と、他のl10Sa霞などからのバ
スの支配権を獲得するホールド信号とをその都度CPL
Jに通知してホールドシーケンスによってバスの支配権
の獲得・解放をそれぞれ行っていたため、リフレッシュ
シーケンスを行う前後でたとえ他の110WKからのバ
スリクエストが通知されても別個にホールドシーケンス
を行い、CPUのホールドシーケンス回数の増大による
オーバーベツドが発生するというBMがあった。
本発明は、リフレッシュ開始時に待機期間を設けてこの
間に他の装置からのバスリクエスト信号が通知されたと
きおよびリフレッシュ中にバスリクエスト信号が通知さ
れたときにこれらをまとめたホールドシーケンスによっ
てバスの支配権を獲得してバスアクセスを行い、ホール
ドシーケンス回数を少なくしてCPUのオーバヘッドを
削減し、システム全体の効率を向上させることを目的と
している。
〔課題を解決する手段〕
第1図を参照して課題を解決する手段を説明する。
第1図において、バスリクエスタ2は、通知されたりフ
レッシュ要求信号を所定時間待機させるものである。
バスアービタ3は、バスリクエスト信号に対応してcp
usにホールド信号(BOLD)信号を通知し、CPU
5からのホルダ信号(tlLDA)信号の応答に対応し
て該当するバスマスタ4あるいはりフレンシュvI御回
路にバスの支配権が獲得できた旨を通知したりなどする
ものである。
〔作用〕
本発明は、第1図に示すように、パスリクエスタ2が通
知されたリフレッシュ要求信号を所定時間待機させ、こ
の間にCPU以外のバスマスタ4からのバスリクエスト
信号が通知されたときにホールド信号(lIOL[l)
をCPU5に通知し、ホルダ信号(IILDA)の応答
に対応してバスを使用してバスマスタ4によるデータ転
送およびリフレッシュを行った後にバスを解放し、一方
、この間にCPLJ以外のバスマスタ4からのバスリク
エスト信号が通知されなかったときにホールド信号(H
OLD)をCPU5に通知し、ホルダ信号(肛DA)の
応答に対応してバスを使用してD−RAMのりフレッシ
ュを行い、このリフレッシュ中にバスマスタ5からバス
リクエスト信号の通知があったときに継続してデータ転
送などを行った後にバスを解放するようにしている。
従って、リフレッシュ開始時に待Lu11間を設けてこ
の間に他の装置からのバスリクエスト信号が通知された
ときおよびリフレッシュ中にバスIIりエスト信号が通
知されたときにこれらをまとめたホールドシーケンスに
よってバスの支配権を獲得してバスアクセスを行うこと
番こより、ホールドシーケンス回数を少なくしてCPU
のオーバヘッドを削減し、システム全体の効率を向上さ
ゼることが可能となる。
[実施例〕 次に、第1図から第3図を用いて本発明の1実施例の構
成および動作を順次詳細に説明する。
第1図において、リフレッシュカウンタ(RC)1は、
クロック(CLI[)を計数して所定時間毎にD−RA
Mのりフレッシュ要求信号(REF[!ESII I?
Q)を生成するものである。
バスリクエスタ(BR)2は、通知されたりフレッシュ
要求信号を所定時間待機させるものである。所定時間待
機してもCPU以外のバスマスタ4からバスリクエスト
信号の通知がない場合にバスリクエスト信号(BIIS
 [?口0)をバスアービタ3に通知してバスの支配権
の獲得を依頼したりなどするものである。
バスアービタ(BAV)3は、パスリクエスタ2からの
バスリクエスト信号(BtlS RQO)の通知、ある
いはバスマスタ4からのバスリクエスト信号(BLIS
 RQI、 Bus R(12、BIIS RQ3など
)の通知に対応して、CPU5にホールド信号(■0L
D)を通知し、CPLJ5からのホルダ信号(HLDA
)の応答に対応してリフレソシェam回路あるいは該当
するバスマスタ4にバスの支配権の獲得ができた旨を通
知(BIJs AVO1BE!S AVI 、 B(I
s AV2 、BLIS AV3など)したりなどする
ものである。
次に、第2図を用いてリフレッシュ待機時間中にホール
ドシーケンスが開始されなかった場合の第1図構成の動
作を詳細に説明する。
第2図(イ)において、■は、リフレッシュカウンタl
がリフレッシュ要求信号をパスリクエスタ2に通知する
■は、■のりフレッシュ要求信号の通知に対応して、リ
フレッシュを待機させる。
■は、■のリフレッシュ待機が所定時間経過したので、
ホールドシーケンスを開始する。このホールドシーケン
スは、バスアービタ3がCPtJ5にホールド信号(H
OLD)を通知し、バスをホールド状態にしてその応答
であるホルダ信号(IILDA)の通を受け、これに対
応してバス獲得信号を図示外のりフレッシュam回路に
通知してD−RAMのりフレッシュを開始させる。
■は、リフレッシエ開始する。
■は、リフレッシュサイクルを行う、これら■、■は、
■のホールドシーケンス開始でバスアービタ3からバス
獲得信号(9113AVO)の通知を受けた図示外のり
フレソシエ制御回路がI)−RAMに対してリフレッシ
ュを開始する。
■は、リフレソンエ終了する。
■は、ホールドシーケンス開始する。これは、■のりフ
レソシェ待機中にバスマスタ4からバスリクエスト信号
の通知がなかったが、それ以降のリフレッシュ中に通知
があったのでリフレッシュに続けてホールドシーケンス
を続行する。
■は、バスアクセス開始する。
■は、DMAなどを行う、これら■、■は、パス1!得
信号の通知を受けたバスマスタ4がバスを使用してDM
Aなどを行う。
[相]は、バスアクセス終了する。
■は、ホールドシーケンス終了する。
第2図(ロ)において、■は、第2図(イ)■に対応し
、リフレッシュカウンタlがりフレッシュ要求信号(R
EFRESfI RQ)をパスリクエスタ2に通知する
[相]は、パスリクエスタ2が所定時間待機してもバス
マスタ4からのリクエスト信号の通知がなかったので、
バスリフニス1号(B11SRQO)をバス7−ビタ3
に通知する。
■は、[相]のバスリクエスト信号CBus &+10
)の通知を受けたバスアービタ3がCPU5にホールド
信号(IIOLI))を通知する。
[株]は、0のホールド信号(IIOL[l)の通知を
受けたcpusがバスの支配権を獲得した旨のホルダ信
号(Htoa)をバスアービタ3に返答する。
[相]は、@のホルダ信号(HLDA)の返答を受けた
バスアービタ3が、ハスリクエスト信号(BUS RΩ
0)に対応する図示外のりフレッシュt+[回路にバス
獲得信号(BtlS AVO)を通知する。この通知を
受けたリフレッシュ制御回路がバスを使用してD−RA
Mのりフレッシュを行う、そして、以降第2図(イ)に
示す■ないし0を行う。
以・上のように、リフレッシュ時にリフレッシュ要求信
号を通知して待機時間中にCPU以外のバスマスタ4か
らのバスリクエスト信号の通知がなかった場合、待機時
間経過後にホールドシーケンスを開始してバスの支配権
を獲得してリフレッシ工ヲ行い、更にリフレッシュ中に
バスマスタ4からのバスリクエスト信号の通知があった
ときLこホールドシーケンスを継続してバスマスタ4が
バスの支配権を獲得してデータ転送などを行い、終了後
にホールドシーケンスを終了してバスを解放することに
より、リフレッシュ中に通知されたバスリクエストにつ
いてまとめて行い、ホールドシーケンス回数を削減して
CPLJのオーバヘソドヲ削減することが可能となる。
第3図を用いてリフレッシュ待機中間中にホールドシー
ケンスが開始された場合の第1図構成の動作を詳細に説
明する。
第3図(イ)において、■は、リフレッシュカウンタ1
がリフレッシュ要求信号をバスリクエスタ2に通知する
@は、0のりフレッシュ要求信号の通知に対応して、リ
フレッシュを待機させる。
0は、ホールドシーケンスを開始する。これは、@のリ
フレッシュ待機中にバスマスタ4からのリクエスト信号
の通知を受けたバスアービタ3がCPU5にホールド信
号(HOLD)を通知し、その応答であるホルダ信号(
IILDA)の通知を受け、これに対応してバス獲得信
号をバスマスタ4に通知する。
[相]は、バスマスタ4がアクセスを開始する。
■は、DMAなどを行う、これら[相]、・は、@でバ
スアービタ3からバス獲得信号の通知を受けたバスマス
タ4がバスを使用してDMAによるデータ転送などを行
う。
[相]は、バスマスタアクセス終了する。これは、■の
DMAによるデータ転送などを終了する。
@は、リフレッシュ開始する。これは、[相]でバスマ
スタによるアクセスが終了したので、バスを獲得した状
態のままで継続してリフレッシュを開始する。
@は、リフレッシュサイクルを行う。
[相]は、リフレッシュ終了する。
[株]は、ホールドシーケンス終了する。これは、@で
41続して行ったりフレッシュが終了したので、ホール
ドシーケンスを終了してバスを解放する。
第3図(ロ)において、■は、第3図(イ)■に対応し
、リフレッシュカウンタ1がリフレッシュ要求信号(R
EFI?ES■RQ)をパスリクエスタ2に通知する。
[相]は、リフレッシュ待機中に、バスマスタ4がバス
リクエスト信号(BUS RQI)をバス7−ビタ3に
通知する。
■は、[相]でパス11ク工スト信号(RUS RQI
)の通知を受けたバスアービタ3がCPU5にホールド
信号(HOLD)を通知する。
@は、CPU5が[相]のホールド信号(IIOLfl
)の通知に対応して、バスをホールド状態にした旨のホ
ルダ信号(HLOA)をバスアービタ3に通知する。
[相]は、バスアービタ3がバス獲得信号(BIJS 
AVl)をバスマスタ4に通知し、バスマスタ4がバス
を使用してデータ転送などを行う。
[株]は、[相]の通知のときに併せてパスリクエスタ
2に対してリフレッシュ待機中にバスマスタ4からバス
リクエストがあった旨のIOR信号を通知する。
[相]は、[株]でAVOR信号に対応してパスリクエ
スタ2がリフレッシュ待機中で未だ所定時間経過してい
なくてもバスリクエスト信号(Bus l?QQ)をバ
スアービタ3に通知する。尚、リフレッシュ待機中でな
いときは、通知しない。
■は、バスマスタ4がバスアクセス終了し、バスリクエ
スト信号(Bus RQI)をOFFにする。
[株]は、■のバスリクエスト信号(IIUS RQI
)のOFFに対応してバス獲得信号(8113AVI)
をOFFにする。
[株]は、[株]のバス獲得信号(8115AVI)の
OFFに対応して、AVOI?信号をOFFにする。
0は、バスアービタ3がバス獲得信号(IIIJS l
?QO)をリフレッシュ制御回路に通知し、リフレツシ
ユを開始する。そして、以降第3図(イ)に示す[相]
ないしのを行う。
以上のように、リフレッシュ時にリフレッシュ要求信号
を通知して待機時間中にCPU以外のバスマスタ4から
のバスリクエスト信号の通知があった場合、ホールドシ
ーケンスを開始してバスの支配権を獲得してバスマスタ
4がデータ転送などを行った後、継続してリフレッシュ
を行って終了後にホールドシーケンスを終了してバスを
解放することにより、リフレフンユ待機中に通知された
バスリクエストについてまとめて行い、ホールドシーケ
ンスの回数を削減してCPt15のオーバヘッドを削減
することが可能となる。
向、第2図c口)および第3図(ロ)の各信号について
下記に説明する。
CLには、クロックであって、同期して処理するだめの
信号である。
!?EFfEsHl?Qは、リフレッシュ要求信号であ
って、リフレッシュカウンタlがクロックを計数して所
定時間毎にバスリクエスタ2にリフレッシュ要求を通知
する信号である。
fltls r;lQQは、バスリクエスト信号であっ
て、パスリクエスタ2がバスアービタ3にリフレッシュ
するためのバスの槽得依鱈を行う信号である。
BIIS AVOは、バス獲得信号であって、バスアー
ビタ3がバスの獲得ができた旨を図示外のりフレッシュ
111711回路に通知する信号である。
IIIJS l?Q1 、 IIUS AVIは、バス
マスタlのバスリクエスト信号、バス獲得信号である。
AVOI?は、バスアービタ3がバスマスタ4からバス
アクセス信号の通知があった旨をパスリクエスタ2に通
知する信号である。
110LDは、ホールド信号であって、バス7−ビタ3
がCPU5にバスをホールド状態にする依頼のための信
号である。
11LDAは、ホルダ信号であって、CPU5からバス
をホールド状態にした旨の応答信号である。
〔発明の効果〕
以上説明したように、本発明によれば、リフレッシュ開
始時に待a%11間を設けてこの間に他の装置(バスマ
スタ)からのバスリクエスト信号が通知されたときおよ
びリフレッシユ終了までに通知されたときににこれらを
まとめてホールドシーケンスを行ってその回数を削減す
る構成を採用しているため、CPUのホールドシーケン
スによるオーバヘッドを削減してシステム全体の効率を
向上させることができる。
【図面の簡単な説明】
第1図は本発明の1実施例構成図、第2図、゛第3図は
本発明の動作説明図を示す。 図中、lはリフレッシュカウンタ、2はパスリクエスタ
、3はバスアービタ、4はバスマスタ、5はCPUを表
す。

Claims (1)

    【特許請求の範囲】
  1.  バスの支配権を制御するバス制御方式において、リフ
    レッシュ要求信号に対応して所定時間経過前にCPU以
    外のバスマスタ(4)からのバスリクエスト信号が通知
    されたときにホールド信号(HOLD)をCPU(5)
    に通知してホルダ信号(HLDA)の応答に対応して、
    バスを使用してバスマスタ(4)によるデータ転送など
    およびリフレッシュを行った後にバスを解放し、一方、
    所定時間経過してもCPU以外のバスマスタ(4)のバ
    スリクエスト信号が通知されなかったときにホールド信
    号(HOLD)をCPU(5)に通知してホルダ信号(
    HLDA)の応答に対応して、バスを使用してリフレッ
    シュを行い、このリフレッシュ中にバスマスタ(4)か
    らバスリクエスト信号の通知があったときに継続してデ
    ータ転送などを行った後にバスを解放するように構成し
    たことを特徴とするバス制御方式。
JP686790A 1990-01-16 1990-01-16 バス制御方式 Pending JPH03210647A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP686790A JPH03210647A (ja) 1990-01-16 1990-01-16 バス制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP686790A JPH03210647A (ja) 1990-01-16 1990-01-16 バス制御方式

Publications (1)

Publication Number Publication Date
JPH03210647A true JPH03210647A (ja) 1991-09-13

Family

ID=11650191

Family Applications (1)

Application Number Title Priority Date Filing Date
JP686790A Pending JPH03210647A (ja) 1990-01-16 1990-01-16 バス制御方式

Country Status (1)

Country Link
JP (1) JPH03210647A (ja)

Similar Documents

Publication Publication Date Title
US5355455A (en) Method and apparatus for avoiding deadlock in a computer system with two or more protocol-controlled buses interconnected by a bus adaptor
US5901295A (en) Address and data bus arbiter for pipelined transactions on a split bus
JPH0528860B2 (ja)
JP2986176B2 (ja) バス権制御方式およびバスシステム
CA1275328C (en) Apparatus and method for responding to an aborted signal exchange between subsystems in a data processing system
US20070260793A1 (en) Method and System for Data Transfer
JPH03210647A (ja) バス制御方式
JPH04283805A (ja) マイクロプロセッサシステムを動作させるための装置
US5708783A (en) Data bus arbiter for pipelined transactions on a split bus
JPH04128957A (ja) マルチプロセッサシステムにおける共有資源の排他制御方法
JP2607073B2 (ja) 演算処理装置
JPS63286949A (ja) バス制御方式
JPH0962640A (ja) 共有メモリのアクセス制御方法
JP2752919B2 (ja) 共有メモリへのアクセス方法
JPH03273730A (ja) 通信制御方法
JPH05204832A (ja) Dmaバス調停方式
JPH05197675A (ja) バス権調停方式
JPH0586571B2 (ja)
JPH04222009A (ja) データ処理装置
JPS60151894A (ja) ダイナミツクramのリフレツシユ回路
JPH04223546A (ja) リクエスト競合制御方式
JPH03137754A (ja) 共有メモリのアクセス制御方式
JPH09179609A (ja) 制御装置
JPS59113593A (ja) メモリ制御方式
JPH0421051A (ja) 情報処理装置