JPH03210611A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、半導体集積回路に係り、特に、外部供給電圧
と異なる電圧をその内部で発生する半導体集積回路に関
する。

【従来の技術】

半導体集積回路において、その内部において例えば不揮
発性メモリ（ＥＰＲＯＭ）の書込みのため高電圧を必要
とする場合には、外部電源電圧を同一基板上において昇
圧する回路部分（昇圧回路）を内蔵する方式を採用して
いる。 このような昇圧回路を設計する際には、目的とする出力
電圧を正確に出力することが１つの重要な設計目標とな
る。昇圧回路が、目的とする出力電圧より高い電圧を出
力するとなれば、同一基板内のトランジスタ等の各素子
に不具合が生じたり、ラブチアツブが生じたりする等の
深刻な問題を引き起こし、一方、目的とする電圧より低
い電圧を出力するとなれば、所望の回路動作が得られな
いからである。 しかしながら、実際の昇圧回路では、例えばチャージポ
ンプ回路において、製造プロセスの公差白変化によるト
ランジスタの閾値変動等が原因して、出力電圧に高、低
が生じる。 そこで、半導体集積回路に内蔵される昇圧回路には、一
般に、何らかの出力電圧を制御するための手段が備えら
れている。 ここで、一般に使用されている昇圧回路の例を第３図及
び第４図に示す。 第３図の昇圧回路においては、チャージポンプ回路１の
出力電圧Ｖｏｕｔは、発振回路２から出力される発振信
号の発振周波数に応じたものになる。 第３図のトランジスタＴ４は、出力電圧Ｖｏｕｔが目的
とする電圧値以上になった場合に動作して、チャ・−ジ
ボンブ回路１の出力を低下させ、出力電圧ｖｏｕｔが目
的電圧値以上になることを防ぐ。 しかしながら、この昇圧回路においては、チャージポン
プ回路１において高電圧が発生するノードの電圧ｆｌｉ
までは制御できず、例えばＰ−Ｎジャンクション（接合
）のブレークダウン（降伏）やラッチアップ等の間Ｕが
生じる場合がある。 第４図の昇圧回路においては、発振回路２の出力発振信
号を、インバータＩ３、トランジスタＴ６からなる接続
回路ＪＣを介してチャージポンプ回路１に伝達している
。チャージポンプ回路１の出力電圧Ｖｏｕｔは、分圧口
１＃８を介してコンパレータＡの非反転入力端子に入力
されると共に、このコンバータＡの反転入力端子には、
基準電圧発生回路９から出力される基準電圧Ｖｒｅｆが
入力されるため、コンパレータＡ２は出力電圧Ｖｏｕｔ
と基準電圧Ｖｒｅｆとを比較する。比較の結果、出力電
圧Ｖｏｕｔが基＊１圧Ｖｒｅｆより大であるならば、η
１１記接続回路中ＪＣのインバータＩ３の出力側に設け
られたトランジスタＴ５を一時的に導通させてチャージ
ポンプ回路１に入力する発振信号をなくすることにより
、出力電圧Ｖｏｕｔが基準電圧■ｒｅｆ以上になること
を防止している。即ち、アナログ信号の出力電圧信号に
基づき発振信号の振幅を制御する、アナログ信号のフィ
ードバックループで出力電圧Ｖｏｕｔを制御している。 従って、この第４図の昇圧回路においては、前記第３図
に示した昇圧回路のごときブレークダウン等の問題は４
じない。 しかしながら、この第４図の昇圧回路においては、出力
電圧Ｖｏｕｔが目的とする電圧値以上になった場合に、
トランジスタＴ５が一時的に導通状態になることから、
出力電圧ｖｏｕｔ及び出力電流Ｉ　ｏｕｔが一時的に非
常に小さな値となり、出力型ＦＬ１：Ｖｏｕｔ不安化の
要因となってしまうという問題点がある。 ス、第３図、第４図の昇圧回路では、共に、出力電圧Ｖ
ｏｕｔが、出力電流Ｉ　ｏｕｔの増加等により目的とす
る電圧値より低くなった場合、これに対処して出力電圧
ｖｏｕｔを一定化させるように制御する手段を備えてい
ないという問題点がある。

【発明が解決しようとする課題】

本発明は、前記従来の問題点に鑑みてなされたもので、
昇圧回路の出力電流の変動等に影響されずに出力電圧を
所望の目的電圧に精度良く制御でき、従って、半導体集
積回路の動作を安定化させ得ると共に、昇圧回路内にお
いて不必要にな高電圧が発生することによる不具合を確
実に防止し得る、半導体集積回路を提供することを目的
とする。

【課題を解決するための手段】

本発明は、外部電圧を昇圧して内部回路に供給するため
の昇圧回路を有する半導体集積回路において、デジタル
信号により発振信号の周波数が制御可能な発振回路と、
発振回路の発振信号周波数に応じた電圧を出力するため
のチャージポンプ回路と、チャージポンプ回路の出力電
圧をアナログ／デジタル変換し、変換したデジタル信号
を前記発振回路にフィードバックして発振信号の周波数
を制御し、出力電圧を目的電圧に制御するためのアナロ
グデジタル回路とからなる昇圧回路を備えたことにより
、前記課題を解決したものである。

【作用】

本発明においては、昇圧回路を有する半導体集積回路に
おいて、第１図に示すように、チャージポンプ回路１の
出力電圧Ｖｏｕｔをアナログ／デジタル（Ａ／Ｄ＞変換
回路３に入力する。該Ａ／Ｄ変換回路３は、前記入力さ
れた電圧Ｖｏｕｔに対応するデジタル信号を発振回路２
へ出力し、このデジタル信号により発振回路２の発振信
号周波数を制御する。該発信回路２は、制御された発振
周波数の発行信号をチャージポンプ回路１に入力する。 チャージポンプ回路１は、この入力発振信号の周波数に
応じて出力電圧Ｖｏｕｔを出力する。 チャージポンプ回路１は、一般に、その出力電１；Ｖｏ
ｕｔが、入力される発振信号の周波数に依存性があるも
のである０例えばチャージポンプ回路１がＭＯ３半導体
からなる回路の場合、入力電圧Ｖｄｄに対する出力電圧
ｖｏｕｔは、キャパシタのキャパシタンス（静電容量）
Ｃ等が影響して次式％式％ ） （１） ｔｎ　Ｌ、ＶｔはＭＯＳトランジスタのスレッショルド
電圧、Ｎは該ＭＯＳトランジスタのキャパシタステージ
数、ＣＳはストレートキャパシタンス、ｆが発振回路２
出力の発振信号の周波数、Ｖφが該発振信号の振幅であ
る。 （１）式から、出力電圧Ｖｏｕｔは、発振周波数ｆに依
存性があることが明らかであり、従って、この発振周波
数ｆに出力電圧Ｖｏｕｔをフィードバックさせることに
より、出力電流１０ｕｔ等の変動に対しても当該出力電
圧Ｖｏｕｔを目的とする電圧値に制御することが可能に
なる。 ここにおいて、昇圧回路のフィードバックループが、例
えば前出第４図に示した従来の昇圧回路のように、アナ
ログ信号の出力電圧信号に基づき、発振信号を制御する
如くアナログ信号のみで構成するものとなれば、出力電
圧Ｖｏｕｔ及び出力電流ｌ　ｏｕｔが一時的に非常に小
さな値になることから、出力電圧ｖｏｕｔをきめ細かく
正確に制御するのは困難である。 これに対して、本発明においては、昇圧回路のフィード
バックループを、デジタル信号により作動する素子を組
入れたデジタル制御を行う構成としたので、例えば後述
する第２図に示す昇圧回路のように、例えば第４図に示
す従来の昇圧回路とあまり変わらない素子数の構成で出
力電流Ｉ　ｏｕｔ等の変動に対応できる回路を実現でき
る。 従って、出力電流Ｉ　ｏｕｔの変動等により引き起こさ
れる出力電圧Ｖｏｕｔの不安定をデジタル制御によりき
め細かく効果的に防止して、出力電圧を目的電圧に精度
良く制御し得るものである。 よって、半導体集積回路の動作の信頼性を向上させ得る
と共に、昇圧回路内部において不必要な高電圧が発生す
ることがなくなるため、ラッチアップ等や同一システム
内素子に生じる不具合を未然に防止できる。 又、Ａ／Ｄ変換回路の出力デジタル信号により出力電圧
を所望に制御できるため、半導体集積回路の高機能化に
貢献し、プロセスのばらつきにも対処可能なことから、
歩留向上を図ることができる。

【実施例】

以下、図面を参照して本発明の実施例を詳細に説明する
。 この実施例は、第２図（Ａ＞に示すような構成の、半導
体集積路内に設けられる昇圧回路である。 第２図（Ａ）に示すように、この昇圧回路は、ＭＯ５半
導体素子を用いたチャージポンプ４と、デジタル信号に
よりその発振周波数が制御可能なリングオシレータから
なる発振回路５と、Ａ／Ｄ変換回路６とを有している。 前記チャージポンプ回路４は、トランジスタＴ１、キャ
パシタＣ１、インバータ１１、Ｉ２から構成されている
。 又、前記発振回路５のリングオシレータは、インバータ
Ｉ２で構成されると共に、その発振周波数を変えるべく
、トランジスタＴ２を介して、インバータ■２同士の接
続線間にキャパシタＣ２が接続されるようになっている
。 前記Ａ／Ｄ変換回路６には、基準電圧Ｖ　ｒｅｆを出力
すると共に、当該基準電圧Ｖ　ｒｅｆがコントロール信
号８１〜Ｓ４により可変とされた基準電圧発生回路７と
、この基準電圧ｖｒｅｒを基準にして出力電圧Ｖｏｕｔ
をデジタル信号に変換して発振回路５へ出力するための
、抵抗Ｒ１〜Ｒ３、コンパレータＡ１、デコーダ回ＩＩ
ＤＩとが僅えられている。なお、基準電圧発生回路７に
は、電源電圧Ｖｄｄを段階的に分圧するための抵抗Ｒ４
〜Ｒ９と、その抵抗に分圧させるか否がをコントロール
信号８１〜Ｓ４に従って制御する制御トランジスタＴ３
とが備えられる。 なお、発振回路５及びＡ／Ｄ変換回路６間には、Ａ／Ｄ
変換回路６出力デジタル信号を発振回路５中のトランジ
スタＴ２に伝達するための制御線βが設けられている。 前記デコーダ回路ＤＩの構成例を第２図（Ｂ）に示す、
第２図（Ｂ）のデコーダ回路は、デコーダ入力信号（即
ち、コンパレータＡ１の出力）のｒＨＪ（又は１）の数
が多い程デコーダＤ１出力（即ち制御線℃の入力）の「
Ｈ」　（又は１）が多く立つもので、ＡＮＤ回路（ＡＮ
Ｄ１〜ＡＮＤ４）ＯＲ回路（ＯＲ１〜０Ｒ３）から構成
されている。 以下、実施例の作用を説明する。 この実施例に係る昇圧回路においては、第２図（Ａ）に
示すように、まず、Ａ／Ｄ変換回路６において、基準電
圧Ｖｒｅｆと出力電圧Ｖｏｕｔを比較し、その結果をデ
コーダ回路Ｄ１でデジタル信号の形態に変換して、発振
回路５へ出力する。 この場合、基準電圧Ｖｒｅｆが抵抗Ｒ３で段階的に分圧
されており、各コンパレータＡ１には、接地や端に近い
側から遠い側へ向かって順次段階的に高くなる電圧が印
加される。従って、出力電圧の高、低により、オンする
コンパレータＡ１の数が変わる。 各ビットのＨ（ハイ）、Ｌ（ｏつ）で出力電圧を表わす
デコーダ回路Ｄ１においては、このコンパレータＡ１の
オン、オフに応じて、出力電圧を目的電圧に制御するよ
うに、各ビットのｒＨ，、「Ｌ」が形成されたデジタル
信号を、各信号！！βを介して発振回路５へ出力する８
発振回路５は、この制御信号によりトランジスタＴ２を
オンさせ、目標周波数に応じた個数のキャパシタＣ２を
リングオシレータに接続して、発振周波数を制御する。 デコーダ回路Ｄ１においては、例えば第２図（Ｂ）の回
路に示すように、昇圧回路出力が低出力から高出力にな
るにつれて、ａ、ｂ、ｃ、ｄのデコーダ入力信号は、順
次、ｄ−ｃ、ｄ−ｂ、ｃ、ｄ　−ａ　、　ｂ　、、　Ｃ
、ｄがｒＨ，となる、デコーダ回路Ｄ１からは、この入
力信号のａ、ｂ、ｃ、ｄに応じ、ａ　−ｂ　−ｒ：、　
−ｄ　＋ｂ　−ｃ−ｄをＯＲＩから、ａ　−ｂ　−Ｃ−
ｄ　＋ｂ　−Ｃ−ｄ　＋Ｃ−ｄをＯＲ２から、ａ　−ｂ
　−ｃ　−ｄ　＋ｂ　−ｃ　−ｄ　＋ｃ　−ｄ　＋ｄを
ＯＲ３から出力する０例えばデコーダ入力信号ｄがｒＨ
」ならＯＲ３の出力がｒＨ，となり、他のＯＲ１、ＯＲ
２出力は「Ｌ」となる。 ここで、Ａ／Ｄ変換回路６の出力するデジタル信号のう
ち、ｒＨ，のビット数を８とすれば、出力電圧ｖｏｕｔ
とこのビット数Ｂとは正比例関係があるとされている。 又、発振回路５において、前記ビット数Ｂが増大するに
つれてそのリングオシレータの発振周波数ｆは減少し、
逆に、前記ビット数Ｂが減少するにつれて発振周波数ｆ
は増大する。前出（１）式から明らかなように、発振周
波数ｆが減少するにつれて出力電圧ｖｏｕｔも減少し、
逆に発振周波数ｆが増大するにつれて出力電圧ｖｏｕｔ
も増大する。即ち、チャージポンプ４の出力電圧Ｖｏｕ
ｔには負のフィードバックがかかっており、出力を流Ｉ
ｏｕｔの変動等の外的影響による電圧変動に対して、一
定の電圧に集束する特性を有している。 本実施例の昇圧回路は、前記集束する電圧を、基準電圧
発生回路７から出力する基準電圧Ｖ　ｒｅｆにより決定
できるものであり、この基準電圧Ｖｒｅｆはコントロー
ル信号Ｓ１、Ｓ２、Ｓ３、Ｓ４により変化させ得るもの
である。即ち、コントロール信号８１〜Ｓ４で出力電圧
ｖｏｕｔを制御できる。 このため、例えば、ある時点でコントロール信号Ｓ１が
オン、池のコントロール信号８２〜Ｓ４がオフであると
して、基準電圧ｖｒｅｒを低く設定し直すことを所望す
る場合には、コントロール信号８２〜Ｓ４のうちの１個
あるいは複数個の信号をオンにすることにより、設定を
変更できる。この設定変更により、所望の目的電圧に出
力電圧Ｖｏｕｔを収束できる。 なお、前記実施例においては、第２図に示すような各ブ
ロック内の具体的回路の昇圧回路を例示したが、本発明
に係る昇圧回路は各ブロック内がこのような回＃を構成
のものに限定されるものではない０例えば基２Ｉ！電圧
発生回路７に、その出力する基準電圧Ｖｒｅｆが可変で
なく、単一の電圧のものを用いることができる。 又、前記実施例においては、第２図（Ｂ）に示すような
デコーダ回路を用いていたが、本発明を実施する際に用
いるデコーダ回路は図のものに限定されず、他のものを
必要に応じて用いることができる６例えば、デコーダ回
路入力と出力とが同数のものであれば、その論理回路を
省略することができる。

【発明の効果】

以上説明した通り、本発明によれば、出力電流の変動等
により引き起こされる出力電圧の不安定さを効果的に防
止して、出力電圧を精度良く目的電圧にすることができ
る。従って、半導体集積回路の動作の信頼性を向上させ
、又、昇圧回路内部において不必要な高電圧を発生させ
ないため、ラッチアップ等による同一チップ内素子の不
具合を効果的に防止し得るという優れた効果が得られる
。 又、Ａ／Ｄ変換回路内の基準電圧を例えば第２図の回路
のように制御可能にすれば、出力電圧の設定変更は容易
に可能となり、ひいては、半導体集積回路の高機能化に
貢献できると共に、プロセスのばらつきにも対処可能に
なることから、歩留り低下を改善することができる。 即ち、本発明は、半導体集積回路において高い信頼性、
高機能化、プロセス工程の複雑化が一般に押し進められ
つつある現状から鑑みて、時代の要求に対応した有効な
手段を提供し得るものである。

【図面の簡単な説明】

第１図は、本発明に係る昇圧回路の構成を示すブロック
図、 第２図（Ａ）は、本発明の実施例に係る昇圧回路の構成
を示す回路図、 第２図（Ｂ）は、前記実施例の昇圧回路のデコーダ回路
の構成例を示す回路図、 第３図は、従来の昇圧回路の構成例を示す回路図、 第４図は、同じく回路図である。 １．４・・・チャージポンプ回路、 ２．５・・・発振回路、　　３．６・・・Ａ／Ｄ変換回
路、７・・・基準電圧発生回路、 Ｔ１〜Ｔ３・・・ｎチャネル型ＭＯ３）ランジスタ、０
１〜Ｃ２・・・キャパシタ、 Ｄｌ・・・デコーダ回路、 ＩＩ〜Ｉ３・・・インバータ、 Ａ１・・・コンパレータ、 Ｒ１へＲ９・・・抵抗、 Ｖｏｕｔ・・・出力電圧、　　　Ｉｏｕｔ・・・出力電
流、Ｖｄｄ・・・電源電圧、　　　ｖｒｅｔ・・・基準
電圧。

Claims (1)

【特許請求の範囲】
1. （１）外部電圧を昇圧して内部回路に供給するための昇
   圧回路を有する半導体集積回路において、デジタル信号
   により発振信号の周波数が制御可能な発振回路と、 前記発振信号の周波数に応じた電圧を出力するためのチ
   ャージポンプ回路と、 チャージポンプ回路の出力電圧をアナログ／デジタル変
   換し、変換したデジタル信号を前記発振回路にフィード
   バックして発振信号の周波数を制御し、出力電圧を目的
   電圧に制御するためのアナログ／デジタル回路とからな
   る昇圧回路を備えたことを特徴とする半導体集積回路。