JPH0321059A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0321059A JPH0321059A JP1154556A JP15455689A JPH0321059A JP H0321059 A JPH0321059 A JP H0321059A JP 1154556 A JP1154556 A JP 1154556A JP 15455689 A JP15455689 A JP 15455689A JP H0321059 A JPH0321059 A JP H0321059A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置技術に関し、特に、ダブ
ルウェルＣ Ｍ Ｏ Ｓ （Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ ＭＯＳ）構造を備える半導体集積回路装置に適用し
て有効な技術に関するものである。
ルウェルＣ Ｍ Ｏ Ｓ （Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ ＭＯＳ）構造を備える半導体集積回路装置に適用し
て有効な技術に関するものである。
近年、ＣＭＯＳ構造を備える半導体集積回路装置におい
ては、ラッチアップ耐性を向上させたり、トランジスタ
耐圧を向上させたりする観点からｐチャネルＭＯＳトラ
ンジスタ（以下、ｐＭＯｓという）をｎウェル領域内に
形成し、かつｎチャネルＭＯＳトランジスタ （以下、
ｎＭＯｓという）をｐウェル領域内に形成する、いわゆ
るダブルウェル構造が採用されている。
ては、ラッチアップ耐性を向上させたり、トランジスタ
耐圧を向上させたりする観点からｐチャネルＭＯＳトラ
ンジスタ（以下、ｐＭＯｓという）をｎウェル領域内に
形成し、かつｎチャネルＭＯＳトランジスタ （以下、
ｎＭＯｓという）をｐウェル領域内に形成する、いわゆ
るダブルウェル構造が採用されている。
ダブルウェル構造については、例えば株式会社日刊工業
新聞社、昭和６２年９月２９日発行、「ＣＭＯＳデバイ
スハンドブックｊＰ３５６に記載があり、ダブルウェル
構造がラッチアップ耐性を向上させることについて説明
されている。
新聞社、昭和６２年９月２９日発行、「ＣＭＯＳデバイ
スハンドブックｊＰ３５６に記載があり、ダブルウェル
構造がラッチアップ耐性を向上させることについて説明
されている。
ところで、例えば４Ｍ（メガビット）・ＣＭＯＳ・ダイ
ナミック形ＲＡＭ （以下、ＤＲＡＭという）のように
ダブルウェル構造を備える半導体集積回路装置において
は、全てのｐＭＯｓがｎウェル領域内に形成され、かつ
全てのｎＭＯｓがｐウェル領域内に形成されていた。
ナミック形ＲＡＭ （以下、ＤＲＡＭという）のように
ダブルウェル構造を備える半導体集積回路装置において
は、全てのｐＭＯｓがｎウェル領域内に形成され、かつ
全てのｎＭＯｓがｐウェル領域内に形成されていた。
ところが、全てのｎＭＯｓをｐウェル領域内に形戊する
上記従来の技術においては、以下の問題があることを本
発明者は見出した。
上記従来の技術においては、以下の問題があることを本
発明者は見出した。
すなわち、例えば４Ｍ・ＣＭＯＳ − ＤＲＡＭの最終
段に形成された出力ハッファ回路を構成する出力ドライ
バ回路部は、スペック上の電気的な制約から“Ｈ”およ
び” Ｌ ”出力用のｎＭＯｓを高電源電圧（ＶＣＣ）
と低電源電圧（ＧＮＤ）との間に直列２段に接続し
た構成になっているが、このうち、” Ｈ ”出力用の
ｎＭＯｓのしきい値電圧（ＶＴＩ＋）が、不純物濃度の
高いウェルによる基板効果の増加に起因して上昇してし
まい、結果として出力ドライバ回路部の“Ｈ″出力電圧
（ＶｏＨ＝Ｖ。。−ＶＴＩ＋） レベルを充分に確保
することができず、電源動作マージン（Ｖ， ｍｉｎ）
が少なくなってしまう問題があった。
段に形成された出力ハッファ回路を構成する出力ドライ
バ回路部は、スペック上の電気的な制約から“Ｈ”およ
び” Ｌ ”出力用のｎＭＯｓを高電源電圧（ＶＣＣ）
と低電源電圧（ＧＮＤ）との間に直列２段に接続し
た構成になっているが、このうち、” Ｈ ”出力用の
ｎＭＯｓのしきい値電圧（ＶＴＩ＋）が、不純物濃度の
高いウェルによる基板効果の増加に起因して上昇してし
まい、結果として出力ドライバ回路部の“Ｈ″出力電圧
（ＶｏＨ＝Ｖ。。−ＶＴＩ＋） レベルを充分に確保
することができず、電源動作マージン（Ｖ， ｍｉｎ）
が少なくなってしまう問題があった。
本発明は上記課題に着目してなされたものであり、その
目的は、ダブルウェル構造を備える半導体集積回路装置
において、ラッチアップ耐性を低下させることなく、出
力ドライバ回路部の“Ｈ″出力電圧レベルを充分に確保
することのできる技術を提供することにある。
目的は、ダブルウェル構造を備える半導体集積回路装置
において、ラッチアップ耐性を低下させることなく、出
力ドライバ回路部の“Ｈ″出力電圧レベルを充分に確保
することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
すなわち、同一半導体基板にｐチャネルＭＯＳ３
４
トランジスタとｎチャネルＭＯＳ｝ランジスクとを備え
、かつｎチャネルＭＯＳ｝ランジスクによって構成され
た出力ドライバ回路部を備える半導体集積回路装置であ
って、前記ｐチャネルＭＯＳトランジスタを半導体基板
に形成されたｎウェル領域内に形成し、前記出力ドライ
バ回路部の゛Ｌ″出力用のｎチャネルＭＯＳトランジス
タおよび出力ドライバ回路部以外のｎチャネルＭＯＳト
ランジスタを半導体基板に形成されたｐウェル領域内に
形成し、前記出力ドライバ回路部の“Ｈ″出力用のｎチ
ャネルＭＯＳトランジスタをｐウェルのない半導体基板
上に形成した半導体集積回路装置構造とするものである
。
、かつｎチャネルＭＯＳ｝ランジスクによって構成され
た出力ドライバ回路部を備える半導体集積回路装置であ
って、前記ｐチャネルＭＯＳトランジスタを半導体基板
に形成されたｎウェル領域内に形成し、前記出力ドライ
バ回路部の゛Ｌ″出力用のｎチャネルＭＯＳトランジス
タおよび出力ドライバ回路部以外のｎチャネルＭＯＳト
ランジスタを半導体基板に形成されたｐウェル領域内に
形成し、前記出力ドライバ回路部の“Ｈ″出力用のｎチ
ャネルＭＯＳトランジスタをｐウェルのない半導体基板
上に形成した半導体集積回路装置構造とするものである
。
一般に、ＭＯＳトランジスタのしきい値電圧（ＶＴＲ）
は、半導体基板に導入された不純物濃度の平方根に比例
することが知られている。
は、半導体基板に導入された不純物濃度の平方根に比例
することが知られている。
上記した手段によれば、” Ｈ ”出力用のｎＭ○Ｓは
、ウェルのない半導体基板上に形戊したため、ウエ、ノ
ヒ領域内に形成されたｎ Ｍ Ｏ Ｓに比較して不純物
濃度が低く、そのしきい値電圧（ＶＴＨ）の上昇が抑制
される。
、ウェルのない半導体基板上に形戊したため、ウエ、ノ
ヒ領域内に形成されたｎ Ｍ Ｏ Ｓに比較して不純物
濃度が低く、そのしきい値電圧（ＶＴＨ）の上昇が抑制
される。
また、ｐＭＯｓおよび出力ドライバ回路部を構成する“
Ｈ′″出力用のｎＭＯｓ以外のｎＭＯＳをウェル領域内
に形成したため、ラッチアップ耐性が低下することもな
い。
Ｈ′″出力用のｎＭＯｓ以外のｎＭＯＳをウェル領域内
に形成したため、ラッチアップ耐性が低下することもな
い。
したがって、半導体集積回路装置全体のラッチアップ耐
性を低下させることなく、出力ドライバ回路部の”Ｈ”
出力電圧（ ＶｏＨ＝ Ｖｃｃ− ＶＴＩ１ ）を充分
に確保することが可能となる。
性を低下させることなく、出力ドライバ回路部の”Ｈ”
出力電圧（ ＶｏＨ＝ Ｖｃｃ− ＶＴＩ１ ）を充分
に確保することが可能となる。
〔実施例〕
第１図は本発明の一実施例である半導体集積回路装置を
構成する半導体基板の要部断面図、第２図はこの半導体
集積回路装置の最終段に構成された出力バッファ回路を
示す回路図、第３図はこの半導体集積回路装置の平面構
成を示す半導体チップの平面図、第４図（ａ）〜（ｆ）
はこの半導体集積回路装置の製造方法を示す半導体基板
の要部断面図である。
構成する半導体基板の要部断面図、第２図はこの半導体
集積回路装置の最終段に構成された出力バッファ回路を
示す回路図、第３図はこの半導体集積回路装置の平面構
成を示す半導体チップの平面図、第４図（ａ）〜（ｆ）
はこの半導体集積回路装置の製造方法を示す半導体基板
の要部断面図である。
第３図に示す本実施例の半導体集積回路装置は、例えば
４Ｍ×１ビット構成のＣＭＯＳ・ＤＲＡＭを備える半導
体チップ１である。
４Ｍ×１ビット構成のＣＭＯＳ・ＤＲＡＭを備える半導
体チップ１である。
半導体チップ１は、その中央に、その短辺と平行に配置
された周辺回路部と、半導体チツプ１の長辺と平行に配
置された周辺回路部とによって、ＩＭビットの４個のメ
モリマットに分割されており、さらに各メモリマットは
２５６Ｋビ・ソトの４個のメモリセルブロソクに分割さ
れている。
された周辺回路部と、半導体チツプ１の長辺と平行に配
置された周辺回路部とによって、ＩＭビットの４個のメ
モリマットに分割されており、さらに各メモリマットは
２５６Ｋビ・ソトの４個のメモリセルブロソクに分割さ
れている。
各メモリセルブロックには、後述する複数のメモリセル
Ｃ（第１図）がマ｝ ＩＪクス状に配置されており、こ
れらメモリセルＣから出力される微小電気信号は、各メ
モリセルブロックに配置されたセンスアンプＳＡによっ
て検出され増幅される構成となっている。
Ｃ（第１図）がマ｝ ＩＪクス状に配置されており、こ
れらメモリセルＣから出力される微小電気信号は、各メ
モリセルブロックに配置されたセンスアンプＳＡによっ
て検出され増幅される構成となっている。
半導体チップ１の長手方向両端には、ボンデインク′パ
ッド２が、半導体チップ１の短辺に沿って複数配置され
ており、そのうち所定のボンデイングパッド２の近傍に
は、第２図に示す出力バツファ回路３が配置されている
。
ッド２が、半導体チップ１の短辺に沿って複数配置され
ており、そのうち所定のボンデイングパッド２の近傍に
は、第２図に示す出力バツファ回路３が配置されている
。
出力バッファ回路３を構成ずるＣＭＯＳインノくーク回
路部４ａの出力は、抵抗Ｒ１ を介して“Ｈ″出力用の
ｎＭＯｓ５ａのゲート電極に接続されており、このゲー
ト電極には、ＣＭＯＳインバーク回路部４ａから出力さ
れたＶ。。レベルの信号が入力される構成となっている
。
路部４ａの出力は、抵抗Ｒ１ を介して“Ｈ″出力用の
ｎＭＯｓ５ａのゲート電極に接続されており、このゲー
ト電極には、ＣＭＯＳインバーク回路部４ａから出力さ
れたＶ。。レベルの信号が入力される構成となっている
。
また、ＣＭＯＳインバーク４ｂの出力は、抵抗Ｒ２ を
介して゛Ｌ″出力用のｎＭＯｓ５ｂのゲート電極に接続
されており、このゲート電極には、ＣＭＯＳインバータ
回路部４ｂから出力されたＶ。。レベルの信号が人力さ
れる構成となっている。
介して゛Ｌ″出力用のｎＭＯｓ５ｂのゲート電極に接続
されており、このゲート電極には、ＣＭＯＳインバータ
回路部４ｂから出力されたＶ。。レベルの信号が人力さ
れる構成となっている。
抵抗Ｒ， ， Ｒ２ は、” Ｈ ”出力用のｎＭＯ
ｓ５ａ，”Ｌ”出力ｎＭＯｓ５ｂの各々のゲート電位変
動を緩和するための抵抗であり、これらによって出力バ
ッファ回路３の出力波形にリンギングが生じるのを抑制
する構成となっている。
ｓ５ａ，”Ｌ”出力ｎＭＯｓ５ｂの各々のゲート電位変
動を緩和するための抵抗であり、これらによって出力バ
ッファ回路３の出力波形にリンギングが生じるのを抑制
する構成となっている。
” Ｈ ”出力用のｎＭＯｓ５ａおよび゛Ｌ”出力用の
ｎＭＯｓ５ｂは、電源電圧Ｖ。０と電源電圧Ｖｓｓ（Ｇ
ＮＤ）との間に直列２段に接続されており、方が○Ｎ状
態の時、他方がＯＦＦ状態となるようになっている。そ
して、本実施例においては、” Ｈ ”出力用のｎＭＯ
ｓ５ａおよび゛Ｌ”出力用のｎＭＯｓ５ｂと、” Ｈ
”出力用のｎＭＯｓ５ａのゲート、ソース間に接続され
た負荷ｎＭＯｓ５Ｃとによって出力ドライバ回路部５が
構成されている。
ｎＭＯｓ５ｂは、電源電圧Ｖ。０と電源電圧Ｖｓｓ（Ｇ
ＮＤ）との間に直列２段に接続されており、方が○Ｎ状
態の時、他方がＯＦＦ状態となるようになっている。そ
して、本実施例においては、” Ｈ ”出力用のｎＭＯ
ｓ５ａおよび゛Ｌ”出力用のｎＭＯｓ５ｂと、” Ｈ
”出力用のｎＭＯｓ５ａのゲート、ソース間に接続され
た負荷ｎＭＯｓ５Ｃとによって出力ドライバ回路部５が
構成されている。
出力ドライバ回路部５の出力には、ボンディングパッド
２が接続されており、例えば“Ｈ″′出力用のｎＭＯｓ
５ａが○Ｎ状態の時、ボンディングパッド２に゛′Ｈ″
信号が出力されるようになっている。
２が接続されており、例えば“Ｈ″′出力用のｎＭＯｓ
５ａが○Ｎ状態の時、ボンディングパッド２に゛′Ｈ″
信号が出力されるようになっている。
負荷ｎＭＯ３５ｃは、例えばボンディングパッド２側か
らＧＮＤ電位以下の電圧が印加された際、” Ｈ ”出
力用のｎＭＯｓ５ａのゲート、ソース間電位差（Ｖｃｓ
） を常に零（０）Ｖに保つことによって” Ｈ ”
出力用のｎＭＯｓ５ａのソース、ドレイン間にリーク電
流が流れてしまうのを防止し、このリーク電流に起因す
るホットキャリャの発生や基板電流の増加を抑制する素
子である。
らＧＮＤ電位以下の電圧が印加された際、” Ｈ ”出
力用のｎＭＯｓ５ａのゲート、ソース間電位差（Ｖｃｓ
） を常に零（０）Ｖに保つことによって” Ｈ ”
出力用のｎＭＯｓ５ａのソース、ドレイン間にリーク電
流が流れてしまうのを防止し、このリーク電流に起因す
るホットキャリャの発生や基板電流の増加を抑制する素
子である。
本実施例の半導体集積回路装置においては、Ｃをｐウェ
ルのない半導体基板上に形成した構造となっている。
ルのない半導体基板上に形成した構造となっている。
ここで、本実施例の半導体集積回路装置の断面構造を第
１図により説明する。
１図により説明する。
半導体チップ１を構成する半導体基板（以下、基板とい
う）６は、例えばｐ一形シリコン（Ｓｉ）単結晶からな
る。
う）６は、例えばｐ一形シリコン（Ｓｉ）単結晶からな
る。
基板６上のフィールド酸化膜７に囲まれる素子形戊領域
には、ＣＭＯＳを構成するためのｐＭ○Ｓ８と、” Ｈ
”出力用のｎＭＯｓ５ａおよび゛Ｌ″出力用のｎＭＯ
ｓ５ｂと、メモリセルＣとが形成されている。
には、ＣＭＯＳを構成するためのｐＭ○Ｓ８と、” Ｈ
”出力用のｎＭＯｓ５ａおよび゛Ｌ″出力用のｎＭＯ
ｓ５ｂと、メモリセルＣとが形成されている。
ｐＭＯｓ３は、基板６の上部にｎ形不純物であるリン（
Ｐ）等が導入されてなるｎウェル９の領域内に形成され
ている。ｐＭＯｓ８は、ｎウェル９の上部にｐ形不純物
であるホウ素（Ｂ）等が導入されてなる拡散層１０ａ，
ｉｏａと、Ｓ１０２等からなるゲート酸化膜１１ａと、
ゲート酸化膜１１ａの上層に形成された低抵抗ポＩＪ
Ｓ ｉ等からなるゲート電極１２ａとから構成されてい
る。
Ｐ）等が導入されてなるｎウェル９の領域内に形成され
ている。ｐＭＯｓ８は、ｎウェル９の上部にｐ形不純物
であるホウ素（Ｂ）等が導入されてなる拡散層１０ａ，
ｉｏａと、Ｓ１０２等からなるゲート酸化膜１１ａと、
ゲート酸化膜１１ａの上層に形成された低抵抗ポＩＪ
Ｓ ｉ等からなるゲート電極１２ａとから構成されてい
る。
？Ｌ”出力用のｎＭＯｓ５ｂは、基板６の上部にｐ形不
純物であるホウ素等が導入されてなるｐウェル１３の領
域内に形戊されている。ｎＭＯｓ５ｂは、ｐウェル１３
の上部にｎ形不純物であるリンまたはヒ素（Ａｓ）等が
導入されてなる拡散層１０ｂ，１０ｂと、ゲート酸化膜
１１ｂと、ゲート電極１２ｂとから構成されている。
純物であるホウ素等が導入されてなるｐウェル１３の領
域内に形戊されている。ｎＭＯｓ５ｂは、ｐウェル１３
の上部にｎ形不純物であるリンまたはヒ素（Ａｓ）等が
導入されてなる拡散層１０ｂ，１０ｂと、ゲート酸化膜
１１ｂと、ゲート電極１２ｂとから構成されている。
“Ｈ′”出力用のｎＭＯｓ５ａは、基板６の上部にｎ形
不純物であるリンまたはヒ素等が導入されてなる拡散層
１０ｃ，１０ｃと、ゲート酸化膜１１Ｃと、ゲート電極
１２ｃとから構成されている。
不純物であるリンまたはヒ素等が導入されてなる拡散層
１０ｃ，１０ｃと、ゲート酸化膜１１Ｃと、ゲート電極
１２ｃとから構成されている。
そして、本実施例の半導体集積回路装置においては、”
Ｈ”出力用のｎＭＯｓ５ａは、ｐウェルのない基板６上
に形成されており、ｐウェル１３の領域内に形成された
ｎＭＯｓに比較して不純物濃度が低くなっている。
Ｈ”出力用のｎＭＯｓ５ａは、ｐウェルのない基板６上
に形成されており、ｐウェル１３の領域内に形成された
ｎＭＯｓに比較して不純物濃度が低くなっている。
すなわち、“Ｈ”出力用のｎＭＯｓ５ａは、不純物濃度
の増加に起因する基板効果が低減され、そのしきい値電
圧（ＶＴ■）の上昇が抑制される構造となっている。
の増加に起因する基板効果が低減され、そのしきい値電
圧（ＶＴ■）の上昇が抑制される構造となっている。
したがって、本実施例においては、出力ドライバ回路部
５の”Ｈ”出力電圧（ＶｏＩＩ＝Ｖｃｃ ＶＴＩ１）
レベルを充分に確保することが可能な構造となっている
。
５の”Ｈ”出力電圧（ＶｏＩＩ＝Ｖｃｃ ＶＴＩ１）
レベルを充分に確保することが可能な構造となっている
。
また、図示はしないが負荷ｎＭＯｓ５ｃもｐウェルのな
い基板６上に形成されている。これは、出力側にＧＮＤ
電位以下の電圧が印加された際、” Ｈ ”出力用のｎ
ＭＯｓ５ａのリーク電流を防止するためには、” Ｈ
”出力用のｎＭＯｓ５ａのしきい値電圧（ＶＴＩ１）と
、負荷ｎＭＯｓ５ｃ（第２図参照）のしきい値電圧（Ｖ
ＴＩ！）とを同一にする必要があるためである。
い基板６上に形成されている。これは、出力側にＧＮＤ
電位以下の電圧が印加された際、” Ｈ ”出力用のｎ
ＭＯｓ５ａのリーク電流を防止するためには、” Ｈ
”出力用のｎＭＯｓ５ａのしきい値電圧（ＶＴＩ１）と
、負荷ｎＭＯｓ５ｃ（第２図参照）のしきい値電圧（Ｖ
ＴＩ！）とを同一にする必要があるためである。
メモリセルＣは、スインチングｎＭＯｓ１４と、例えば
積層形のキャパシタ１５とによって構成されている。
積層形のキャパシタ１５とによって構成されている。
スイッチングｎＭＯｓ１４は、基板６の上部にｐ形不純
物であるホウ素等が導入されてなるｐウェル１３の領域
内に形成されており、ｐウェル１３の上部にｎ形不純物
であるリンあるいはヒ素等ト酸化膜ｌｉｄと、ゲート電
極１２ｄとから構成されている。
物であるホウ素等が導入されてなるｐウェル１３の領域
内に形成されており、ｐウェル１３の上部にｎ形不純物
であるリンあるいはヒ素等ト酸化膜ｌｉｄと、ゲート電
極１２ｄとから構成されている。
キャパシタ１５は、拡散層１０ｅに接続された第１の低
抵抗ポリＳ１膜１６ａと、第２の低抵抗ポリＳｉ膜１６
ｂと、それらの間に形戊された窒化シリコン（３ １３
Ｎ４ ）等からなる絶縁膜とから構成されている。
抵抗ポリＳ１膜１６ａと、第２の低抵抗ポリＳｉ膜１６
ｂと、それらの間に形戊された窒化シリコン（３ １３
Ｎ４ ）等からなる絶縁膜とから構成されている。
このようなメモリセルＣは、その下層に“Ｈ″′出力用
のｎＭＯｓ５ａ以外のｎＭＯｓと同様、ｐウェル１３が
形戊されており、α線に起因するソフトエラーの発生し
難い構造となっている。
のｎＭＯｓ５ａ以外のｎＭＯｓと同様、ｐウェル１３が
形戊されており、α線に起因するソフトエラーの発生し
難い構造となっている。
基板６上には、ｐＭＯｓ８、ｎＭＯｓ５ａ，５ｂ，１４
およびフィールド酸化膜７を被覆するように、ＢＰＳＧ
等からなる絶縁膜１７が堆積されており、さらにその上
層には、３１０２等からなる絶縁膜１８が堆積されてい
る。そして、これら絶縁膜１７．１８の所定の一部に各
拡散層１０ａ〜１０ｄに達するコンタクトホール１９が
開孔されており、このコンタクトホール１９を介してア
らなる配線２０が各拡敗層１０ａ〜１０ｄに接続されて
いる。
およびフィールド酸化膜７を被覆するように、ＢＰＳＧ
等からなる絶縁膜１７が堆積されており、さらにその上
層には、３１０２等からなる絶縁膜１８が堆積されてい
る。そして、これら絶縁膜１７．１８の所定の一部に各
拡散層１０ａ〜１０ｄに達するコンタクトホール１９が
開孔されており、このコンタクトホール１９を介してア
らなる配線２０が各拡敗層１０ａ〜１０ｄに接続されて
いる。
このような半導体集積回路装置の製造方法を第４図（ａ
）〜（ｆ）により説明する。
）〜（ｆ）により説明する。
まず、ｐ一形Ｓｉウエハを基板６として、その上面に薄
いパッド酸化膜２１を熱酸化法等により形成し、さらに
その上面に窒化シリコン（３１３Ｎ４）等からなる窒化
膜２２ａをＣＶＤ法等により堆積する。
いパッド酸化膜２１を熱酸化法等により形成し、さらに
その上面に窒化シリコン（３１３Ｎ４）等からなる窒化
膜２２ａをＣＶＤ法等により堆積する。
続いて、ｐＭＯｓ形戊領域となる部分の窒化膜２２ａを
エッチング除去した後、基板６上に残された窒化膜２２
ａをマスクとして、基板６にｎウェル９用のｎ形不純物
としてリン等をイオン注入する（第４図（ａ））。
エッチング除去した後、基板６上に残された窒化膜２２
ａをマスクとして、基板６にｎウェル９用のｎ形不純物
としてリン等をイオン注入する（第４図（ａ））。
その後、窒化膜２２ａをマスクとして、熱酸化法等によ
りフィールド酸化膜２３を基板６上に選択的に形成する
（第４図（ｂ））。
りフィールド酸化膜２３を基板６上に選択的に形成する
（第４図（ｂ））。
次に、窒化膜２２ａを除去した後、パッド酸化膜２１お
よびフィールド酸化膜２３の上面に、フォトレジスト２
４を塗布する。
よびフィールド酸化膜２３の上面に、フォトレジスト２
４を塗布する。
続いて、”Ｈ″′出力用の１ＭＯＳ５ａの形戊領域部分
以外のフォトレジスト１４を現像除去し、残されたフォ
トレジスト２４をマスクとして、基板６にｐウェル１３
用のｐ形不純物としてホウ素等をイオン注入する（第４
図（Ｃ））。
以外のフォトレジスト１４を現像除去し、残されたフォ
トレジスト２４をマスクとして、基板６にｐウェル１３
用のｐ形不純物としてホウ素等をイオン注入する（第４
図（Ｃ））。
その後、フォトレジスト２４を除去し、熱拡散処理を施
して基板６の上部にｎウェル９およびｐウェル１３を形
戊する。
して基板６の上部にｎウェル９およびｐウェル１３を形
戊する。
そして、パッド酸化膜２１およびフィールド酸化膜２３
の上面に窒化膜２２ｂを再び堆積し、さらにこの窒化膜
２２ｂのうち、素子分離領域の部分をエッチング除去す
る（第４図（ｄ））。
の上面に窒化膜２２ｂを再び堆積し、さらにこの窒化膜
２２ｂのうち、素子分離領域の部分をエッチング除去す
る（第４図（ｄ））。
次に、窒化膜２２ｂをマスクとして、熱酸化法等により
基板６上の素子分離領域にフィールド酸化膜７を選択的
に形成する（第４図（ｅ））。
基板６上の素子分離領域にフィールド酸化膜７を選択的
に形成する（第４図（ｅ））。
続いて、窒化膜２２ｂを除去した後、その下層のパッド
酸化膜２１およびフィールド酸化膜２３を除去して基板
６面を露出させ、その露出面にゲート酸化膜１１２〜ｌ
ｉｄを熱酸化法により形戊する。
酸化膜２１およびフィールド酸化膜２３を除去して基板
６面を露出させ、その露出面にゲート酸化膜１１２〜ｌ
ｉｄを熱酸化法により形戊する。
その後、フィールド酸化膜７およびゲート酸化膜１１８
〜ｌｌｄの上面に、低抵抗ポリＳ１を堆積し、さらにこ
れをパターニングして、ゲート電極１２ａ−１２ｄを形
戒する（第４図（ｆ））。
〜ｌｌｄの上面に、低抵抗ポリＳ１を堆積し、さらにこ
れをパターニングして、ゲート電極１２ａ−１２ｄを形
戒する（第４図（ｆ））。
そして、拡散層１０ａ〜１０ｅを形成した後、絶縁膜１
７を堆積し、続いてメモリセルＣを形戊する。次いで、
絶縁膜１８を堆積し、コンタクトホール１９を開孔し、
さらにＡｊ！−Ｓｉ−Ｐｄ合金等からなる導電膜を堆積
、パターンニングして配線２０を形成し、第ｌ図に示し
た半導体集積回路装置を製造する。
７を堆積し、続いてメモリセルＣを形戊する。次いで、
絶縁膜１８を堆積し、コンタクトホール１９を開孔し、
さらにＡｊ！−Ｓｉ−Ｐｄ合金等からなる導電膜を堆積
、パターンニングして配線２０を形成し、第ｌ図に示し
た半導体集積回路装置を製造する。
このように本実施例によれば、“Ｈ”出力用のｎＭＯｓ
５ａおよび負荷ｎＭＯｓ ５ Ｃのみｐウェル１３のな
い基板６上に形成したことにより、他のＣＭＯＳ構造部
分のラッチアップ耐性やＭＯＳトランジスタのトランジ
スタ耐圧を低下させることなく、かつメモリセルＣのソ
フトエラー耐性を低下させることなく、“Ｈ″′出力用
のｎＭＯｓ５ａのしきい値（ＶＴＩ｛）の上昇を抑え、
出力バッファ回路３の“Ｈ ”出力電圧（ＶｏＨ一ＶＣ
Ｃ ＶＴＩＩ）を充分に確保することが可能となる。
５ａおよび負荷ｎＭＯｓ ５ Ｃのみｐウェル１３のな
い基板６上に形成したことにより、他のＣＭＯＳ構造部
分のラッチアップ耐性やＭＯＳトランジスタのトランジ
スタ耐圧を低下させることなく、かつメモリセルＣのソ
フトエラー耐性を低下させることなく、“Ｈ″′出力用
のｎＭＯｓ５ａのしきい値（ＶＴＩ｛）の上昇を抑え、
出力バッファ回路３の“Ｈ ”出力電圧（ＶｏＨ一ＶＣ
Ｃ ＶＴＩＩ）を充分に確保することが可能となる。
この結果、ＣＭＯＳ − ＤＲＡＭの電源動作マージン
（Ｖｃｃ ｍｉｎ） が、０．６Ｖ程向上し、現状の４
．ＯＶから３．４Ｖ程度以下に下げることが可能となる
。
（Ｖｃｃ ｍｉｎ） が、０．６Ｖ程向上し、現状の４
．ＯＶから３．４Ｖ程度以下に下げることが可能となる
。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例においては、本発明を出力バッファ
回路の出力ドライバ回路部に適用した場合について説明
したが、これに限定されるものではなく種々適用可能で
あり、電圧リミッタ回路を構成する基準電圧発生回路部
に適用することも可能である。この場合、不純物濃度の
増加に起因する基準電圧発生回路部用のｎＭＯｓのしき
い値電圧（ＶＴＩ＋） の変動を抑え、電圧リミッタ
回路の出力電圧（Ｖｔ） を安定化させることが可能
となる。
回路の出力ドライバ回路部に適用した場合について説明
したが、これに限定されるものではなく種々適用可能で
あり、電圧リミッタ回路を構成する基準電圧発生回路部
に適用することも可能である。この場合、不純物濃度の
増加に起因する基準電圧発生回路部用のｎＭＯｓのしき
い値電圧（ＶＴＩ＋） の変動を抑え、電圧リミッタ
回路の出力電圧（Ｖｔ） を安定化させることが可能
となる。
ためのキャパシタとして、積層形のキャパシタを基板に
形成した場合について説明したが、これに限定されるも
のではなく種々変更可能であり、例えば溝形キャパシタ
を形成しても良い。
形成した場合について説明したが、これに限定されるも
のではなく種々変更可能であり、例えば溝形キャパシタ
を形成しても良い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である４ＭＤＲＡＭに適用
した場合について説明したが、これに限定されず種々適
用可能であり、例えばダブルウェル構造を必要とする４
Ｍ以上のＤＲＡＭやゲートアレイ等の他の半導体集積回
路装置にも適用することが可能である。
をその背景となった利用分野である４ＭＤＲＡＭに適用
した場合について説明したが、これに限定されず種々適
用可能であり、例えばダブルウェル構造を必要とする４
Ｍ以上のＤＲＡＭやゲートアレイ等の他の半導体集積回
路装置にも適用することが可能である。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりて
ある。
って得られる効果を簡単に説明すれば、下記のとおりて
ある。
すなわち、同一半導体基板にｐチャネルＭＯＳトランジ
スタとｎチャネルＭＯＳトランジスタとを備え、かつｎ
チャネルＭＯＳトランジスタによって構成された出力ド
ライバ回路部を備える半導体集積回路装置であって、前
記ｐチセネルＭＯＳトランジスタを半導体基板に形成さ
れたｎウェル領域内に形成し、前記出力ドライバ回路部
の” Ｌ″′出力用のｎチャネルＭＯＳ｝ランジスクお
よび出力ドライバ回路部以外のｎチャネルＭＯＳトラン
ジスタを半導体基板に形成されたｐウェル領域内に形戊
し、前記出力ドライバ回路部の゛′Ｈ″出力用のｎチャ
ネルＭＯＳ｝ランジスクをｐウェルのない半導体基板上
に形成したことにより、半導体集積回路装置全体のラッ
チアップ耐性を低下させることなく、”Ｈ″”出力用の
ｎＭＯｓのしきい値電圧（ＶＴＩ１）の上昇が抑制され
、出力ドライバ回路部の“Ｈ”出力電圧（ Ｖｏ，ｌ−
ＶＣ− ＶＴＨ ）を充分に確保することが可能とな
る。
スタとｎチャネルＭＯＳトランジスタとを備え、かつｎ
チャネルＭＯＳトランジスタによって構成された出力ド
ライバ回路部を備える半導体集積回路装置であって、前
記ｐチセネルＭＯＳトランジスタを半導体基板に形成さ
れたｎウェル領域内に形成し、前記出力ドライバ回路部
の” Ｌ″′出力用のｎチャネルＭＯＳ｝ランジスクお
よび出力ドライバ回路部以外のｎチャネルＭＯＳトラン
ジスタを半導体基板に形成されたｐウェル領域内に形戊
し、前記出力ドライバ回路部の゛′Ｈ″出力用のｎチャ
ネルＭＯＳ｝ランジスクをｐウェルのない半導体基板上
に形成したことにより、半導体集積回路装置全体のラッ
チアップ耐性を低下させることなく、”Ｈ″”出力用の
ｎＭＯｓのしきい値電圧（ＶＴＩ１）の上昇が抑制され
、出力ドライバ回路部の“Ｈ”出力電圧（ Ｖｏ，ｌ−
ＶＣ− ＶＴＨ ）を充分に確保することが可能とな
る。
第１図は本発明の一実施例である半導体集積回路装置を
構戒する半導体基板の要部断面図、第２図はこの半導体
集積回路装置の最終段に構成された出力バッファ回路を
示す回路図、第３図はこの半導体集積回路装置の平面構
成を示す半導体チップの平面図、 第４図（ａ）〜（ｆ）はこの半導体集積回路装置の製造
例を示す半導体基板の要部断面図である１・・・半導体
チップ、２・・・ボンディングパッド、３・・・出力バ
ッファ回！ＪＬ４ａ，４ｂ・・・ＣＭＯＳインバーク回
路部、５・・・出力ドライバ回路部、５ａ・・・ ”
Ｈ ”出力用のｎＭ○Ｓ，５ｂ・・・ ”Ｌ”出力用の
ｎＭＯｓ，５ｃ・・・負荷ｎＭＯｓ、６・・・半導体基
板、７・・・フィールド酸化膜、８・・・ｐＭＯｓ，９
・・・ｎウェル、ｌＯａ〜１０ｅ・・・拡散層、１１ａ
〜ｌｉｄ・・・ゲート酸化膜、１２ａ〜１２ｄ・・・ゲ
ート電極、１３・・・ｐウェル、１４・・・スイッチン
グｎＭ’Ｏｓ，１５・・・キャパシタ、１６ａ・・・第
１の低抵抗ボリＳ１膜、１６ｂ・・・第２の低抵抗ポリ
Ｓ１膜、１７．１８・・・絶縁膜、１９・・・コンタク
トホール、２０・・・配線、２１・・・パッド酸化膜、
２２ａ，２２ｂ・・・窒化膜、２３・・・フィールド酸
化膜、２４・・・フォトレジスト、Ｃ・・・メモリセル
、Ｒｌ，Ｒ２ ・・・抵抗、ＳＡ・・・センスア１
９一 一２０ ンプ、Ｖ．ｏ， Ｖ．．・・・電源電圧。 ９ 特開平３ ２１０５９ （９） ｑ） 特開平３ ２１０５９ （１０） ぐｑ ｑ） 符開平 ３ ２１０５９（１１）
構戒する半導体基板の要部断面図、第２図はこの半導体
集積回路装置の最終段に構成された出力バッファ回路を
示す回路図、第３図はこの半導体集積回路装置の平面構
成を示す半導体チップの平面図、 第４図（ａ）〜（ｆ）はこの半導体集積回路装置の製造
例を示す半導体基板の要部断面図である１・・・半導体
チップ、２・・・ボンディングパッド、３・・・出力バ
ッファ回！ＪＬ４ａ，４ｂ・・・ＣＭＯＳインバーク回
路部、５・・・出力ドライバ回路部、５ａ・・・ ”
Ｈ ”出力用のｎＭ○Ｓ，５ｂ・・・ ”Ｌ”出力用の
ｎＭＯｓ，５ｃ・・・負荷ｎＭＯｓ、６・・・半導体基
板、７・・・フィールド酸化膜、８・・・ｐＭＯｓ，９
・・・ｎウェル、ｌＯａ〜１０ｅ・・・拡散層、１１ａ
〜ｌｉｄ・・・ゲート酸化膜、１２ａ〜１２ｄ・・・ゲ
ート電極、１３・・・ｐウェル、１４・・・スイッチン
グｎＭ’Ｏｓ，１５・・・キャパシタ、１６ａ・・・第
１の低抵抗ボリＳ１膜、１６ｂ・・・第２の低抵抗ポリ
Ｓ１膜、１７．１８・・・絶縁膜、１９・・・コンタク
トホール、２０・・・配線、２１・・・パッド酸化膜、
２２ａ，２２ｂ・・・窒化膜、２３・・・フィールド酸
化膜、２４・・・フォトレジスト、Ｃ・・・メモリセル
、Ｒｌ，Ｒ２ ・・・抵抗、ＳＡ・・・センスア１
９一 一２０ ンプ、Ｖ．ｏ， Ｖ．．・・・電源電圧。 ９ 特開平３ ２１０５９ （９） ｑ） 特開平３ ２１０５９ （１０） ぐｑ ｑ） 符開平 ３ ２１０５９（１１）
Claims (1)
- 【特許請求の範囲】 １、同一半導体基板にｐチャネルＭＯＳトランジスタと
ｎチャネルＭＯＳトランジスタとを備え、かつｎチャネ
ルＭＯＳトランジスタによって構成された出力ドライバ
回路部を備える半導体集積回路装置であって、前記ｐチ
ャネルＭＯＳトランジスタを半導体基板に形成されたｎ
ウェル領域内に形成し、前記出力ドライバ回路部の“Ｌ
”出力用のｎチャネルＭＯＳトランジスタおよび出力ド
ライバ回路部以外のｎチャネルＭＯＳトランジスタを半
導体基板に形成されたｐウェル領域内に形成し、前記出
力ドライバ回路部の“Ｈ”出力用のｎチャネルＭＯＳト
ランジスタをｐウェルのない半導体基板上に形成したこ
とを特徴とする半導体集積回路装置。 ２、前記半導体集積回路装置がダイナミック形ＲＡＭで
あり、前記出力ドライバ回路部が前記ダイナミック形Ｒ
ＡＭの最終段に構成された出力バッファ回路の一部を構
成することを特徴とする請求項１記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154556A JPH0321059A (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154556A JPH0321059A (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321059A true JPH0321059A (ja) | 1991-01-29 |
Family
ID=15586835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154556A Pending JPH0321059A (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321059A (ja) |
-
1989
- 1989-06-19 JP JP1154556A patent/JPH0321059A/ja active Pending
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