JPH03209877A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03209877A JPH03209877A JP2005504A JP550490A JPH03209877A JP H03209877 A JPH03209877 A JP H03209877A JP 2005504 A JP2005504 A JP 2005504A JP 550490 A JP550490 A JP 550490A JP H03209877 A JPH03209877 A JP H03209877A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、主として高耐圧高出力半導
体集積回路に関するものである。
体集積回路に関するものである。
プラズマデイスプレィパネル（ＦＤＰ）用あるいは蛍光
表示管（Ｆ Ｉ Ｐ）用ドライバ段などをはじめとする
、電源電圧１５０〜２００■で用いられる一般的な高耐
圧高出力半導体集積回路を第３図に示す。
表示管（Ｆ Ｉ Ｐ）用ドライバ段などをはじめとする
、電源電圧１５０〜２００■で用いられる一般的な高耐
圧高出力半導体集積回路を第３図に示す。
Ｐ型シリコン基板１にＮ型埋込Ｎ２とＰ型絶縁分離層３
とを形成して、Ｎ型エピタキシャル層４を成長し、Ｐ型
絶縁分離層３で分離している。
とを形成して、Ｎ型エピタキシャル層４を成長し、Ｐ型
絶縁分離層３で分離している。
さらにＬＯＣＯ８法による酸化膜１０を形成し、バック
ゲートを接地するためのソース−ドレインとなるＰ＋型
拡散層７とＮ＋型型数散層８を形成し、ＰＳＧ膜６を被
覆し、アルミ配線５を形成して、Ｐチャネルオフセット
ゲートＭＯ８ＦＥＴが完成する。
ゲートを接地するためのソース−ドレインとなるＰ＋型
拡散層７とＮ＋型型数散層８を形成し、ＰＳＧ膜６を被
覆し、アルミ配線５を形成して、Ｐチャネルオフセット
ゲートＭＯ８ＦＥＴが完成する。
エピタキシャル層の厚さを３００μｍ、Ｐ型絶縁分離層
３とＮ型埋込層２との距離りを５０μｍとして、Ｐ型絶
縁層３とＮ型埋込層２との耐圧は約３００Ｖになる。ソ
ース−ドレイン耐圧は２４０〜２８０■となる。
３とＮ型埋込層２との距離りを５０μｍとして、Ｐ型絶
縁層３とＮ型埋込層２との耐圧は約３００Ｖになる。ソ
ース−ドレイン耐圧は２４０〜２８０■となる。
高耐圧高出力半導体集積回路においては、ゲート電極に
印加される最高の電圧はソース−ドレイン耐圧である２
４０〜２８０■に達する。
印加される最高の電圧はソース−ドレイン耐圧である２
４０〜２８０■に達する。
耐圧特性のばらつきを考慮して、ゲート酸化膜の絶縁破
壊耐圧をソース−トレイン耐圧よりも充分高くしておか
ないとサージやオーバーシュートなど異常な電圧が印加
された場合にゲート酸化膜が破壊される可能性がある。
壊耐圧をソース−トレイン耐圧よりも充分高くしておか
ないとサージやオーバーシュートなど異常な電圧が印加
された場合にゲート酸化膜が破壊される可能性がある。
しかしゲート酸化膜を極端に厚くすることは、段差を大
きくし、その表面を被覆するＰＳＧ膜のステップカバレ
ジ不足や、アルミ配線の段切れを招くことになる。
きくし、その表面を被覆するＰＳＧ膜のステップカバレ
ジ不足や、アルミ配線の段切れを招くことになる。
通常ゲート酸化膜の絶縁破壊対策として、保護ダイオー
ドが内蔵されているのが一般的である。
ドが内蔵されているのが一般的である。
本発明の目的は、余分な製造工程を要し、チップ面積を
大きくする保護ダイオードを追加することなく、ゲート
酸化膜の絶縁破壊対策の手段を提供することにある。
大きくする保護ダイオードを追加することなく、ゲート
酸化膜の絶縁破壊対策の手段を提供することにある。
本発明の半導体装置の製造方法は、絶縁分離層と埋込み
層との距離を調節することによって絶縁耐圧を制御する
ものである。
層との距離を調節することによって絶縁耐圧を制御する
ものである。
本発明の第１の実施例について、第１図を参照して説明
する。
する。
はじめにＰ型シリコン基板１の表面にＮ型埋込層２を形
成し、その上に厚さ３５μｍのＮ型エピタキシャル層４
を成長する。
成し、その上に厚さ３５μｍのＮ型エピタキシャル層４
を成長する。
またＮ型エピタキシャル層４を縦断してＰ型絶縁分離層
３を形成する。
３を形成する。
さらにＬＯＧＯ３，法による酸化膜１０を形成し、Ｐ＋
拡散層７、Ｎ＋＋散層８を形成し、ポリシリコンからな
るゲート電極９を形成し、ＰＳＧ膜６を被覆して、アル
ミ配線５を形成する。
拡散層７、Ｎ＋＋散層８を形成し、ポリシリコンからな
るゲート電極９を形成し、ＰＳＧ膜６を被覆して、アル
ミ配線５を形成する。
ここではＰ型絶縁分離層３とＮ型埋込層２との耐圧は、
相互間隔りを３５μｍとしたので、ソース−トレイン耐
圧２４０〜２８０■よりも低い約２３０■で安定してブ
レークダウンして、ゲート酸化膜の絶縁破壊を防止する
保護ダイオードの役割を果している。
相互間隔りを３５μｍとしたので、ソース−トレイン耐
圧２４０〜２８０■よりも低い約２３０■で安定してブ
レークダウンして、ゲート酸化膜の絶縁破壊を防止する
保護ダイオードの役割を果している。
したがってゲート酸化膜の絶縁破壊耐圧を２８Ｏ〜３０
０Ｖとすれば、５０〜７０Ｖのマージンを確保すること
ができる。
０Ｖとすれば、５０〜７０Ｖのマージンを確保すること
ができる。
つぎに本発明の第２の実施例について、第２図を参照し
て説明する。
て説明する。
Ｐ型シリコン基板１の表面に、Ｎ型埋込層２を形成し、
その上にＮ型エピタキシャル層４を成長し、Ｎ型エピタ
キシャル層４を縦断してＮ＋＋コレクタ１１を形成する
。
その上にＮ型エピタキシャル層４を成長し、Ｎ型エピタ
キシャル層４を縦断してＮ＋＋コレクタ１１を形成する
。
そのあとＰ＋型拡散層７、Ｎ＋型型数散層８Ｎ１型拡散
層７を形成し、ＰＳＧ膜６を被覆し、アルミ配線５を形
成して縦型ＮチャネルＤ−ＭＯ８ＦＥＴ部が完成する。
層７を形成し、ＰＳＧ膜６を被覆し、アルミ配線５を形
成して縦型ＮチャネルＤ−ＭＯ８ＦＥＴ部が完成する。
この場合Ｐ型絶縁層３とＮ＋＋コレクタとの間隔りを５
０μｍとして、相互間の耐圧は約２４０■になる。
０μｍとして、相互間の耐圧は約２４０■になる。
本発明においてＰ型絶縁分離層とＮ型埋込層との距離を
調整することによって、容易に相互間の耐圧を制御する
ことができる。
調整することによって、容易に相互間の耐圧を制御する
ことができる。
これでゲート酸化膜の絶縁破壊対策用の保護ダイオード
の役目を果すことができた。
の役目を果すことができた。
入出力端子や電源に異常な電圧が発生しても、Ｐ型絶縁
分離層とＮ型埋込層とのブレークダウンによってクラン
プされ、ゲート酸化膜の絶縁破壊を防止することができ
る。
分離層とＮ型埋込層とのブレークダウンによってクラン
プされ、ゲート酸化膜の絶縁破壊を防止することができ
る。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来技術
を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、５・
・・アルミ配線、６・・・ＰＳＧ膜、７・・・Ｐ＋型拡
散層、８・・・Ｎ＋型型数散層９・・・ゲート電極、１
０・・・酸化膜１１・・・Ｎ＋＋コレクタ。
本発明の第２の実施例を示す断面図、第３図は従来技術
を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、５・
・・アルミ配線、６・・・ＰＳＧ膜、７・・・Ｐ＋型拡
散層、８・・・Ｎ＋型型数散層９・・・ゲート電極、１
０・・・酸化膜１１・・・Ｎ＋＋コレクタ。
Claims (1)
- 一導電型半導体基板の表面に逆導電型のエピタキシャル
層が成長され、境界面に沿つて逆導電型埋込層が形成さ
れ、前記エピタキシャル層をＰＮ接合分離する一導電型
の絶縁分離層を有する半導体装置において、絶縁分離層
と埋込層との距離を調節することによって絶縁耐圧を制
御することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005504A JPH03209877A (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005504A JPH03209877A (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209877A true JPH03209877A (ja) | 1991-09-12 |
Family
ID=11613036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005504A Pending JPH03209877A (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209877A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818307U (ja) * | 1981-07-24 | 1983-02-04 | 東光株式会社 | モ−ルドコイル |
| JPS58116216U (ja) * | 1982-02-03 | 1983-08-08 | アルプス電気株式会社 | インダクタンスコイル |
-
1990
- 1990-01-12 JP JP2005504A patent/JPH03209877A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818307U (ja) * | 1981-07-24 | 1983-02-04 | 東光株式会社 | モ−ルドコイル |
| JPS58116216U (ja) * | 1982-02-03 | 1983-08-08 | アルプス電気株式会社 | インダクタンスコイル |
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