JPH03208367A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、フィン型キャパシタを有する半導体装置の製
造方法に関し。

キャパシタ形成に伴う一部コンタクトホール内の窒化シ
リコン（ＳｉｓＰＬ　）膜のひさしの出現をなくすこと
を目的とし。

半導体基板上にフィン型キャパシタを有する半導体装置
において、導電体パターン上に順次積層された二酸化シ
リコン膜、窒化シリコン膜、及び多結晶シリコン膜の内
、少な（とも該多結晶シリコン膜及び該窒化シリコン膜
を、該導電体パターンと金属膜が接続する領域を含んだ
領域において。

弗素化合物を用いたプラズマエツチング法で連続的にエ
ツチング除去する工程と、半導体基板全面に層間絶縁膜
を形成する工程と、該導電体パターンと該金属膜が接続
する領域を含んだ領域に、該層間絶縁膜と該二酸化シリ
コン膜を貫通して、該導電体パターンに達する開口を形
成し、該開口内を弗酸でエツチング処理する工程と、該
開口内を覆って、該金属膜を形成する工程とを含むよう
に構成する。

〔産業上の利用分野〕

本発明は、フィン型キャパシタを有する半導体装置の製
造方法に関する。

近年、半導体装置、特に記憶素子の高集積化。

微細化により、製造プロセスにおいても、その技術開発
のテンポが著しい。

特に、ウェハープロセスでは、微細化に応じた各種問題
点を解決するために１種々の工夫がなされてきた。

〔従来の技術〕

第３図は従来例の説明図である。

図において、２７はＳｉ基板、２８は素子分離Ｓｉｎ、
膜。

２９は拡散層、３０はゲートＳｉＯ□膜、３１は第１の
ポリＳｉ膜、３２は第１の５ｉＯｚ膜、３３は第２のポ
リＳｉ膜。

３４は第１のＳｉ、Ｎ、膜、３５は第２のＳｉｎ、膜、
３６は第３のポリＳｉ膜、３７は第２の５ｉｓＮ４膜、
３８は第４のポリＳｉ膜、３９はレジスト、４０は第３
の５ｉｆｔ膜、４１はＰＳＧ膜、４２はレジスト、４３
は開口、４４はＡｌ膜である。

第３図（ａ）〜（Ｉりの工程順模式断面図により示され
ているように、素子分離Ｓｉｎ、膜２８の上の第１のポ
リＳｉ膜３１の電極にＡ１膜４３を導電膜として接続す
る必要がある場合に、フィン構造キャパシタの製造プロ
セスにおいて、第３図（ｈ）に示すように、セルプレー
トである第４のポリＳｉ膜３２を開口部周囲を含めて、
エツチングして除去する。

第３図（ｆ）におけるＢの部分を拡大して、第３図（ｇ
）に示す。

それ以後の工程は、第３図（ｇ）のＣの部分を拡大して
、第３図（ｈ）〜（ｉりに示す。

第３図（ｈ）〜（ｉ）に示すように、第３のＳｉｎ、膜
４０とＰＳＧ膜４１を全面に堆積し、アニールした後に
、これらＰＳＧ膜４１．第３のＳｉＯ□膜４０．ととも
に、第２　Ｓｉ、Ｎ４膜３７．第１の５ｉｓＮ４膜３４
を連続してエツチングを行い、開口４３を第１のポリＳ
ｉ膜の電極上に形成する。

ところが、第３図（１）に示すように、Ａｌｌ膜種４の
導電膜をスパッタリングによって形成する時に、あらか
じめ弗酸系前処理をすると、第３図５ （ｋ）に示すように、　５ｉＯｚ膜４０．：＃、３２が
サイドエツチングされて＋　８１３Ｎ４膜３７．３４の
ひさしが生ずる。

そのため、第３図（１）に示すように、Ａｌ膜をスパッ
ターにより形成した場合に、　Ｓｊ、Ｎ、膜のひさしが
あるため、ポリＳｉ膜の電極上にＡｌ１膜が連続して形
成されず、端の部分が遮蔽されて、その部分にＡｌ膜が
形成されにくい。

〔発明が解決しようとする課題〕

従って、Ａｌ膜に断線が生じやすく、不良の原因となる
。

そのため９本発明は、フィン構造キャパシタ形成にとも
なう５ｉｓＮ４膜のひさしの出現をな（すための半導体
装置の製造方法を提示することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図において、１は半導体基板、２は導電体パターン、３
はＳｉｎ、膜、４は５ｉｓＬ膜、５はポリＳｉ膜。

６は眉間絶縁膜、７は開口、８は金属膜である。

上記の問題点は、第１図（ａ）に示すように。

セルプレートであるポリＳｉ膜５とキャパシタ絶縁膜で
ある５ｉｓＮ４膜４とを連続して、弗素系プラズマエツ
チングすることにより解決される。

即ち、半導体基板ｌ上にフィン型キャパシタを有する半
導体装置において。

第１図（ａ）に示すように、半導体基板ｌの導電体パタ
ーン２上に順次積層された。　５ｉＯｚ膜３゜５ｉＪ４
膜４．及びポリＳｉ膜５の内。

第１図（ｂ）に示すように、少なくとも、該ポリＳｉ膜
５及び該Ｓｉ、Ｎ、膜４を、該導電体パターン２と金属
膜８が接続する領域を含んだ領域において、弗素化合物
を用いたプラズマエツチング法で連続的にエツチング除
去する工程と。

第１図（ｃ）に示すように、該半導体基板ｌ全面に層間
絶縁膜６を形成する工程と。

第１図（ｄ）に示すように、該導電体パターン２と該金
属膜８とが接続する領域を含んだ領域に。

該層間絶縁膜６と該ＳｉＯ□膜３を貫通して、該導電体
パターン２に達する開ロアを形成し、該開ロア内を弗酸
でエツチング処理する工程と。

第１図（ｅ）に示すように、該開ロア内を覆って、該金
属膜８を形成する工程とを含むことにより達成される。

〔作用〕

本発明では、第１図のように、セルプレートのポリＳｉ
膜及び５ｉｓＮａ膜を連続して弗素系プラズマエツチン
グを行なうことにより、コンタクトホールの開口の５ｉ
ｓＮ４膜のひさしがなくなる。

即ち、弗素系プラズマエツチングでは、適切に条件を選
んでやることにより、ポリＳｉ膜もＳｉ、Ｎ。

膜も所望のエツチングレートでエツチングすることがで
きる。

又、これにより導電膜である金属膜の断線がなくなる。

〔実施例〕

第２図は９本発明の一実施例の工程順模式断面図である
。

図において、９はＳｉ基板、１０は素子分離５１０２膜
。

１１は拡散層、１２はゲート５ｉＯｚ膜、１３は第１の
ポリＳｉ膜、１４は第１のＳｉＯ□膜、１５は第２のポ
リＳｉ膜。

Ｉ６は第１のＳｉ３Ｎ＜膜、１７は第２のＳｉＯ□膜、
１８は第３のポリＳｉ膜、　１９は第２の５ｉｓＮ４膜
、２０は第４のポリＳｉ膜、２１はレジスト２２は第３
のＳｉＯ□膜、２３はＰＳＧ膜、２４はレジスト、２５
は開口、２６はＡｌ１膜である。

第２図（ａ）に示すように、ｐ型Ｓｉ基板９に素子分離
５ｉｎ２膜１０を９００℃のウェット酸化で４．０００
人の厚さに形成する。ゲート電極の導電体パターンとし
て、熱酸化で形成した１００人のゲート５ｉＯｚ膜１２
をパタニング後、第１のポリＳｉ膜１３或いはポリサイ
ド膜を１．５００人の厚さに形成しパタニングする。

また、ソース・ドレインの導電体パターンとしては、イ
オン注入法により、ソース・ドレイン拡散領域に砒素イ
オン（Ａｓ　”　）を加速電圧５０ｋｅＶ。

ドーズ量４ＸＩＯ１５／ｃｍ２の注入条件で注入し、ソ
ース・ドレインの拡散層１１を形成する。

第２図（ｂ）に示すように、第１のＳｉｎ、膜１４を５
００人の厚さに、形成した後、　ＣＶＤ法により第２の
ポリＳｉ膜１７或いはポリサイド膜を２．０００人の厚
さに積層し、パタニングしてビット線とする。

第２図（ｃ）に示すように、　　ＣＶＤ法により、第１
の５ｉｓＮ４膜１６を５００人の厚さに、フィン形成用
の第２の５ｉ０２膜１７を５００人の厚さに形成し、蓄
積電極形成部分を拡散層１１迄開口する。

第２図（ｄ）に示すように、　ＣＶＤ法により、第３の
ポリＳｉ膜１８を、　１，０００人の厚さに積層し、イ
オン注入法により、ポリＳｉ膜１０に砒素イオン（Ａｓ
＋）を加速電圧５０ｋｅＶ、　　ドーズ量４Ｘ１０１５
／Ｃｍ’の注入条件で注入した後、パタニングして蓄積
電極とする。

続いて、第２図（ｅ）に示すように、室温で。

１０％の弗酸により、フィン形成用の第２の５ｉｎ２膜
１７を全面除去する。

第２図（ｆ）に示すように、　ＣＶＤ法により、第２の
５ｉｓＮ４膜１９を薄＜、１００人の厚さに第３のポリ
Ｓｉ膜１８並びに第１の５ｉｓＬ膜１６の上に成長し。

蓄積電極である第３のポリＳｉ膜１８とセルプレートと
なる第４のポリＳｉ膜２０の間のキャパシタ絶縁膜とす
る。

続いて、第４のポリＳｉ膜２０を１．５００人の厚さに
ＣＶＤ法により形成する。

従来の方法では、ここで、第４のポリＳｉ膜のみパタニ
ングしてセルプレートを形成するが９本発明では、下記
のように、下地の５ｉＪ４膜、場合によりＳｉｎ、膜ま
で同時にプラズマエツチングを行なつ０ これ以降の工程は、第２図（ｇ）〜（ｋ）に。

本発明に直接関係する部分、即ち、第２図（ｆ）の夛の
部分を拡大して示す。

第２図（ｇ）に示すように、第４のポリＳｉ膜２０の上
にレジスト２１をパタニングし、コンタクトホールの開
口２５を含めて、前記の第４のポリＳｉ膜２０゜第２の
５ｉｓＬ膜１９．第１の５ｉＪ４膜１６．場合により第
１のＳｉＯ□膜１４迄、弗素の活性化原子、弗素ラジカ
ルによってプラズマエツチングを行なう。

この場合、ガスの流量、温度の適切な値を選択すること
により、ポリＳｉ膜、　Ｓｉ３Ｎ４膜、　ＳｉＯ□膜の
エツチングレート、サイドエッチ量を種々コント−ロー
ルできる。

実施例では、平行平板型のプラズマエツチャーを使用し
、下記条件のカス、真空度、電力により３層の膜が段丘
状になだらかな傾斜でエツチングすることができた。

条件は、上段にガスのトータル流量比、下段に真空度、
単位面積当たりの電力出力を示す。

■　ＣＦ４（９０％）　１０２（１，０％）。

０、５　Ｔｏｒｒ、　　　１．４Ｗ　／　ｃｍ２゜或い
は。

■５Ｆｓ（８３％）　／　ＣＨ２Ｆ２（１７％）。

０、２５Ｔｏｒｒ、　　　１．６Ｗ　／　ｃｍ’。

或いは。

■　ＣＦ、　（７４％）　１０２（１３％）　／　ＣＢ
ｒＦｓ（１３％）０、３４Ｔｏｒｒ、　　　　１．７Ｗ
　／　ｃｍ’第１図（ｈ）に示すように９層間絶縁膜と
して。

ＣＶＤ法により、第３の５ｉ０２膜２２を１．０００人
の厚さに形成し、続いて、平坦化のため、　ＰＳＧ膜２
３を５゜０００人の厚さに積層する。

尚９層間絶縁膜としては、第２のＳｉＯ□膜１７と。

その上に積層して形成する膜としてＰＳＧ膜以外にＢ−
ＰＳＧ膜でも良く、或いは平坦化のためのＳＯＧ等の塗
布カラスを使用しても良い。

次に、第２図（ｉ）に示すように、第１のポリＳ１膜１
３の電極上にコンタクトホールの開口２５をレジスト２
４をＰＳＧ膜２３の上に塗布した後、形成する。

即ち、レジスト２４をパタニングし、　ＰＳＧ膜２３゜
第３のＳｉｎ、膜２２．第Ｊの５ｊｎ２膜１４を連続エ
ツチングして開口２５を形成する。

開口はＲＩＢやプラズマエツチング等のドライエツチン
グの他、ウェットエツチングを併用しても良い。

続いて、弗酸による前処理をすると、第２図（ｊ）に示
すように、エツチングレートの差により、　ＰＳＧ膜２
３の方か、　ＳｉＯ２膜２２．１４より速くエツチング
されるので、開口部分の上が広くエツチングされる。

第２図（ｋ）に示すように、金属膜としてｉ膜２６をス
パッタ蒸着し、パタニングして所定の導電膜を形成する
。

金属膜としては、　　ＡＡ合金膜、　　ＡＩ！合金膜と
いわゆるバリアメタルの積層膜、或いは、銅合金等を用
いても良い。

尚、　　Ａｌの導電膜はフィールド酸化膜上のポリＳｒ
電極、或いはポリサイド電極のみてなく、セル領域外部
のＳｉ基板或いはＳｉ基板上のポリＳｉ電極。

ポリサイド電極に接続する場合もあり、これらの場合で
も、下地とＡｌ導電膜とのコンタクトホールの形成に本
発明のエツチング方法を用いることができる。

〔本発明の効果〕

上記のように１本発明のごとく、半導体装置において、
セルプレートのポリＳｉ膜と窒化膜、場合により酸化膜
の積層膜を弗素化合物を用いたプラズマエツチングによ
り、連続エツチングすることで、Ａ１等の金属膜の下地
に対するコンタクトホールでの窒化膜のひさしの出現を
なくシ、断線障害を防止するとともに、工程の短縮とい
う効果を挙げ、係る半導体装置の製造方法に寄与すると
ころが大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の一実施例の工程順模式断面図。 第３図は従来例の説明図 である。 図において。 Ｊは半導体基板。 ３はＳｉＯ□膜。 ５はポリＳｉ膜。 ７は開口。 ９はＳｉ基板。 １１は拡散層。 １３は第１のポリＳｉ膜。 １５は第２のポリＳｉ膜。 １７は第２の５ｉｎ２膜。 １９は第２の５ｉＪＬ膜。 ２Ｉはレジスト。 ２３はＰＳＧ膜。 ２５は開口。 ２は導電体パターン。 ４ま５ｉｓｔｌＬ膜。 ６は層間絶縁膜。 ８は金属膜。 １０は素子分離５ｉｎ２膜。 １２はゲー）ＳｉＯ□膜。 １４は第１のＳｉＯ□膜。 １６は第１の５ｉＪ−膜。 １８は第３のポリＳｉ膜。 ２０は第４のポリＳｉ膜。 ２２は第３のＳｉＯ２膜 ２４はレジスト。 ２６はＡｌ膜 ヂ喘らＢ目ｎや裡言虻ｅ月瓜］ 第　１　口 」く４１８月θ 寅携場今り０ユニＲ＋・ｌ＃　榎；丈ざｑａ＋亙〕ダ （イｎ２） イコｆ釆・１クリｉ７説θｌ１ｌｌ　匹］第 ３図偕ｎ２ン 我町ｆり１ｊρ説明口 漆３目Ｃ粁／）３う

Claims (1)

1. 【特許請求の範囲】 半導体基板（１）上にフィン型キャパシタを有する半導
   体装置において、 導電体パターン（２）上に順次積層された二酸化シリコ
   ン膜（３）、窒化シリコン膜（４）、及び多結晶シリコ
   ン膜（５）の内、少なくとも、該多結晶シリコン膜（５
   ）、該窒化シリコン膜（４）を、該導電体パターン（２
   ）と金属膜（８）が接続する領域を含んだ領域において
   、弗素化合物を用いたプラズマエッチング法で連続的に
   エッチング除去する工程と、 該半導体基板（１）の全面に層間絶縁膜（６）を形成す
   る工程と、 該導電体パターン（２）と該金属膜（８）が接続する領
   域を含んだ領域に、該層間絶縁膜（６）と該二酸化シリ
   コン膜（３）を貫通して、該導電体パターン（２）に達
   する開口（７）を形成し、該開口（７）内を弗酸でエッ
   チング処理する工程と、 該開口７内を覆って、該金属膜（８）を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。