JPH03205937A

JPH03205937A - パケット交換機の流量制御装置および制御方法

Info

Publication number: JPH03205937A
Application number: JP2000339A
Authority: JP
Inventors: Toshiya Ouchi; 大内　敏哉; Noboru Endo; 昇遠藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-01-05
Filing date: 1990-01-05
Publication date: 1991-09-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、非同期で高速にパケット交換を行うＡＴＭ交
換機において，パケットの到着頻度が異常に高いユーザ
を検出してこれを規制し、送受信バッファメモリを管理
する流量制御装置とその流量制御力法に関する。

（従来の技術〕高速パケット通信において、網内の転送スループットを
向上させるために、パケット交換装置の処理を朗素化し
，ハードウェアを主体とする交換処理が採用されるよう
になりつつある。高速パケット通信の一手段である非同
期転送モード（ＡＴＭ　：　Ａｓｙｎｃｈｒｏｎｏｕｓ
　　Ｔ　ｒａｎｓｆｅｒ　　Ｍｏｄｅ）のように、固定
長のセルによる通信もその一つである。この非同期転送
モードで使用される交換機をＡＴＭ交換機と呼ぶ，ＡＴＭ交換機の構威要素のｌっであるバッファ共通型Ａ
ＴＭスイッチでは、そのバッファの領域はスイッチの各
出力回線に割り当てられるのではなく、入力されたセル
に対して順次劃り当てられる。すなわち、ＡＴＭスイッ
チは、特定の出力回線に出力すべきセルが集中的に入力
されたとき、それらのセルを一時的に格納するために、
そのスイッチ内部のバッファを無制限に割り当てる．バ
ッファ共通型ＡＴＭスイッチは，このように特定の出力
回線向けのセルの集中を吸収することができる．これは
、従来より、バッファ共通型ＡＴＭスイッチの利点とし
て指摘されている．しかし、バッファ容量は有限である
から、特定のユーザから入力するセルが多くなると、そ
の分だけ他の出力回線に出力すべきセルを格納するため
に割り当てられるバッファの総量は少なくなる。場合に
よっては、その量はゼロとなり、スイッチに入力するセ
ルは、全て廃棄されて、通信品質が劣化してしまう。

このように、何等かの原因によりセルを格納するバツフ
ァの領域が非常に少なくなり、その結果、セルの廃棄が
発生し易い状態、あるいはセルの廃棄が発生し、通信品
質が劣化している状態を輻輳状態と呼ぶ．上述の内容より、次のことが言える．あるバッファ共通型ＡＴＭ交換機において、輻輳が発生
する原因の一つとして、特定のユーザからのセル到着頻
度が高いということがあげられる．一般にユーザと回線
提供者とが契約する場合、一定時間内に送信できるセル
量の範囲内でユーザが送信セル量を申告する．しかしな
がら、ユーザは回線使用率を高くするために、高い頻度
でセルを送出する傾向にある。特定ユーザからのセル到
着量が多くなって、ＡＴＭスイッチにおいて輻輳が生じ
る原因としては、例えば、（イ）ユーザが、契約違反を
して、申告値の送出頻度を越えてセルを送出した場合、
（口）ユーザは、申告値の通りセルを送出しているが、
端末メードに障害や異常が生じたため、一度に多くのセ
ルが送出された場合，の２つのケースが考えられる。従
って、交換機側では、上記２つのケースを監視し、これ
らを検出してそのユーザに注意を与える必要がある．そ
のために、従来の共通バッファ型ＡＴＭスイッチでは、
出力回線毎にバッファ内セル数を計数するカウンタを設
け、バッファ内セル数が予め定めた閾値を越えた出力回
線に到着したセルは、廃棄するようにしている。このよ
うな輻輳制御方法としては、例えば、ＦＡＴＭ交換アー
キテクチャの一提案』電子情報通信学会研究会（昭和６
３年）交換システムＳ　Ｓ　Ｅ８８−５６が挙げられる
。

【発明が解決しようとする課題〕

このように、従来の方法では、出力回線毎にバッファ内
のセル数を計数するカウンタを設けて、バッファ内のセ
ル数が予め定めた閾値を越えた出力回線に到着したセル
を全て廃棄していた。

しかしながら、これでは到着頻度の高いセルだけでなく
、到着頻度の低いセルまでも廃棄してしまう結果となる
．セルはヘッダ部と情報部からなるが、ヘッダ部には論理
チャネル番号が含まれている．この論理チャネル番号の
値が異なると、一般にセルの送信地点、到着地点の一方
または両方が異なることになる。従って、論理チャネル
番号が異なれば、セルを送受信するユーザの一部は異な
ることになる。

特定出力回線に出力すべきセルが集中してスイッチに到
着し、そのスイッチで輻輳が発生する場合、その出力回
線に出力すべきセルを送受信する全てのユーザが極めて
高い頻度でセルを送受信しているとは限らない。そのう
ちのある限られたユーザのみが、高い頻度で送受信して
いるものと考えられる．従来の輻輳制御方法では、前述のように高い頻度で送受
信するユーザとともに、低い頻度でセルを送受信してい
るユーザが送出したセルまでも廃棄していたので、正し
く申告し、その申告値以下のセル送出量で送受信してい
たユーザまでも通信障害を受けることになる。

また、従来の輻輳制御方法では、バツファ共通型ＡＴＭ
スイッチを対象にしているが、そのバツファ内のセル数
の閾値を出力回線毎だけに定めていたので、特定の出力
回線に出力されるセルが集中したときに、その出力回線
用だけにバツファの全領域が割り当てられるという状態
を回避することが可能になった。しかし、セルの集中を
吸収することができるというバツファ共通型ＡＴＭスイ
ッチの利点が失われる結果にもなっていた。

本発明の第１の目的は、このような従来の課題を解決し
、バッファ共通型ＡＴＶスイッチの利点を保ちながら、
セルの規制を行うことにより、バッファメモリを高い効
率で使用することができるパケット交換機の流量制御装
置を提供することにある。

本発明の第２の目的は、スイッチの輻輳の主要原因であ
るセルのみを規制して，特定端末のみが異常発生したと
きに、他の端末からのセルの品質劣化を防ぐことができ
るパケット交換機の流量制御方法を提供することにある
。

〔課題を解決するための手段Ｊ前記目的を達成するために、本発明によるパケット交換
機の流量制御方法は、（イ）バッファメモリに格納され
ているセルの総数が予め定められた第１の閾値を越えて
おり、かつバッファメモリに格納されているセルのうち
、特定の出力回線に出力されるセルの数が予め定められ
た第２の閾値を越えており、かつ出力回線に出力される
セルのうち、論理チャネル番号毎に観測された到着頻度
が予め定められた第３の閾値より高い論理チャネル番号
を有するセルを検出して、上記の３つの条件が満足して
いる期間中だけ、セルをスイッチの前段の入力回線処理
段で規制し、廃棄処分にすることに特徴がある．また，
（口）バッファメモリに格納されているセルの総数を計
数するカウンタスイッチのバッファメモリ内に格納され
ているセルの総数、およびその出力回線毎の内訳を計数
する計数回路と、その計数回路の計数結果を用いてスイ
ッチの輻輳を出力＠線別および全出力回線対応に検出す
る輻輳検出回路と、スイッチに到着したセルの到着頻度
を観測するセル到着頻度観測回路と、その観測回路およ
び上記輻輳検出回路の出力を用いて規制対象セルを判定
し、入力を規制する規制回路を設けることにも特徴があ
る。

〔作　　用〕

出力＠線対応のバッファ内セル数が予め定められた閾値
を越えた時、その出力回線は輻輳状態であると判定され
るが、バッファ共通型ＡＴＶスイッチでは、特定の出力
回線にバッファメモリの全領域を割り当てることができ
るため、特定の出力回線が輻輳状態であると判定された
だけでは、入力セルを規制する必要はない。本発明にお
いては、バッファ内のセルの総数が予め全出力回線対応
に設定されている閾値を越えた場合、ＡＴＭスイッチに
入力されるセルのうち、輻輳状態と判定された出力回線
に出力すべきセルの一部を規制する。

これにより、特定の出力回線にバッファメモリの全領域
を割り当てることができる共通バッファ型ＡＴＭスイッ
チの利点を残したまま、輻輳を回避することができる。

また、本発明においては、ＡＴＭスイッチに輻輳が発生
した場合、輻輳状態と判定された出力回線に出力される
セルの中で、特に到着頻度の高い論理チャネル番号を持
つセルを識別し、これを規制対象セルとすることにより
、輻輳発生の主要原因となっている特定回線のセルのみ
を選択的に規制し、他のセルの品質を保証することがで
きる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示すパケット交換機の主
要部を示す構成図である。

第１図において、１０−１．１０−２，　　・・・・１
０−ｎは端末あるいは他の交換機からセルが送られてく
る入力回線、ｌ−１．１−２，　　・・・１−ｎはライ
ンインタフェース回路（以下、ＬＩＦと記す）、７０は
バッファ共通型ＡＴＭスイッチ、９６はバツファ内セル
数カウンタ、９０はスイッチ輻轢状態判定回路、１００
−１，１００−２，・・・・１００−ｎは端末あるいは
他の交換機へセルを出力する出力回線、２０，３０．４
０および８５は図示省略されている制御回路からの制御
信号線である。

ここで、回線上を通過するデータは、ヘッダ部と情報部
とから構成される固定長のパケット（以下，セルと記す
）である。回線上を通過するセルは、ヘッダ部と情報部
から構成されるが、ヘッダ部には論理チャネル番号（Ｉ
Ｌ）が含まれている。

複数の入力回線１　０−１．１　０−２，・・・１〇一
ｎが、それぞれＬＩＦ回路１−１．１−２，・・１−ｎ
を介してバッファ共通型ＡＴＭスイッチ７０に接続され
、複数の出力回線１００−１，１　００−２，　　１　
００−ｎとの間で交換動作が行われる。

本実施例では、バッファ共通型ＡＴＭスイッチ７０にお
いて輻輳が発生したときに、バツファ内セル数カウンタ
９６およびスイッチ輻轢状態判定回路９０を用いて輻輳
発生を検出し、その検出出力をＬＩＦ回路１−ｎにフィ
ードバックすることにより、ＬＩＦ回路１−ｎで入力セ
ルの一部を規制する。ＬＩＦ回路１−ｎは，入力したセ
ルのヘッダ部を内部処理用に変換するヘッダ変換部１０
ｌと到着したセルの頻度を観測する到着頻度Ｉｌ！測部
１０２と、規制部１０３とから構成される。

ヘッダ変換部１０１では、制御回路からの信号線２０の
信号（初期設定あるいは呼設定時に設定されたパラメー
タ）により、ヘッダ変換テーブル（図示省略）を参照し
て入力回ａ１０−１から入力されたセルのヘッダ部をス
イッチ内部ヘッダに変換する。ヘッダ変換後のセルは、
第６図（ｂ）に示されるようなヘッダ内容が付加される
。なお、ヘッダ変換テーブルの内容は、呼設定時に信号
線２０を介して制御回路より書き替えられる。

到着頻度観測部１０２では、制御回路からの制御ＪｉＩ
３０の信号（初期設定あるいは呼設定時に設定された閾
値およびパラメータ）に基づいて，ＬＩＦ回路１−１に
入力されるセルの到着頻度を論理チャネル番号（ＯＬ）
毎に観測し、セルの到着頻度の高低を判定する。なお、
判定に用いる閾値は、呼設定時に信号線３０を介して制
御回路により与えられる。また、判定結果は、セルのヘ
ッダ部に付加される。

規制部１０３では、スイッチ輻轢状態判定回路９０から
信号線６０を介して伝達されるスイッチ内部の輻輳に関
する情報と、スイッチ内ヘッダに含まれているルート情
報（ＲＴ）と、到着頻度観測部１０２の観測結果（ＬＳ
Ｔ，ＬＲＪ）を用いて、入力セルを規制の対象にするか
否かを判定する。

規制の対象になるセルに対して、規制御作が行われる。

このようにして、輻輳発生の原因となっている出力回線
に出力されるセルのうち、到着頻度が高いセルが規制の
対象となる。つまり、輻輳発生の主原因となっているセ
ルが、規制されることになる。

第１図に示すように、スイッチの内部には、スイッチに
到着したセルを一時格納するバッファメモリ７０２が設
けられる。このバッファメモリ７０２は、全出力回線に
共通のバッファとして用いられ、セルの格納領域を出力
回線１００−１，１００−２，　　・・・・１００−ｎ
に対して固定的に割り当てたものではない。従って、特
定の出力回線に出力すべきセルが集中してスイッチに到
着した場合には、バッファメモリ７０２の全ての領域を
その出力回線に割り当てることも可能である。

バッファ内セル数カウンタ９６は、バッファメモリ７０
２内に格納されているセルの総数、およびそれらのセル
の出力回線毎の内訳を計数する。

勿論、バッファメモリ７０２内に格納できるセルの容量
には限界があるため、バッファメモリ７０２に多くのセ
ルが集中して到着した場合には、全てのセルを格納する
ことはできなくなる。多くのセルが集中してスイッチに
到着し、バッファメモリ７０２に格納できるセルの数が
極めて少なくなった状態が輻輳状態であって、特定の出
力回線に出力されるべきセルが集中的にスイッチに到着
した場合に、これらのセルが原因となって輻轢状態が発
生することもある。

スイッチ輻輳状態判定回路９０は、バッファ内セル数カ
ウンタ９６が計数したバッファメモリ７０２内に格納さ
れているセルの計数値から、スイッチ７０の内部で輻輳
が発生しているか否かを判定する。また、上記セルの計
数値の出力回線毎の内訳を用いて、どの出力回線に出力
すべきセルがバッファメモリ７０２に多く格納されてい
るか、つまり輻輳の原因となっている出力回線はどの回
線であるかを検出する。輻輳状態の検出、および輻輳発
生の原因となっている出力回線の検出には、後述するよ
うな第１および第２の２種類の閾値を用いる。これらの
閾値は、信号線４０を介して図示省略されている制御回
路から入力される。

ＬＩＦ回路１−１．　　１−２，　　・・−・１−ｎは
、輻輳が発生したときに、スイッチ輻輳状態判定回路９
０から信号線６０を介して出力される制御信号に基づい
て、入力セルの一部を規制するように動作する。第１図
における５０−１．５０−２，−５０−ｎは、ＬＩＦ回
路１−１．１−２，・・・・１−ｎから出力されたセル
をＡＴＭスイッチ７０に伝達する信号線であり、また９
５はスイッチ内部のバッファメモリ７０２にセルが書き
込まれたこと、あるいはバッファメモリ７０２からセル
が読み出されたことを、バッファ内セル数カウンタ９６
に伝達する信号線である。また、８０は、スイッチ内部
のカウンタによる計数値をスイッチ輻輳状態判定回路９
０に伝達する信号線である。

第６図は、本発明で使用されるセルのフォーマット図で
ある。

ここでは、（ａ）〜（ｄ）の４種類のセルのフォーマッ
トが示されており、　（ａ）のヘッダ部はヘッダ変換部
１０１に入力される前のヘッダ内容であって、変換前の
論理チャネル番号（ＩＬ）のみから構成される。（ｂ）
のヘッダ部は、ヘッダ変換部１０１で変換された後のヘ
ッダ内容であって、空／塞情報（Ｅ／Ｆ）、優先情報（
ＰＲＴ）、ルート情ＩＩ（ＲＴ）、論理チャネル番号（
ＯＬ）から構成される。（Ｃ）のヘッダ部は、到着頻度
観測部１０２から出力されるセルのヘッダ内容であって
、（ｂ）の内容に加えて、さらにセルの到着頻度が非常
に高いか否かを示す廃棄情報（Ｌ　Ｒ　Ｊ　）、セルの
到着頻度の高低を示す到着頻度情報（Ｌ　Ｓ　Ｔ）が付
加される。なお、ＬＲＪおよびＬＳＴは、到着頻度観測
部１０２の観測結果である．（ｄ）のヘッダ部は、バッ
ファメモリ７０２から読み出された後のセルのヘッダ内
容であって、変換後の論理チャネル番号（ＯＬ）のみか
ら構成される。

次に、第１図の要部であるバッファ共通型ＡＴＭスイッ
チ７０（第７図）、バッファ内セル数カウンタ９６（第
８図）、およびスイッチ輻棲状態判定回路９０（第９図
）の詳細を説明し，それによりスイッチの輻輳状態の検
出方法を詳述する。

第７図は、第１図におけるバッファ共通型ＡＴＭスイッ
チの内部構成図である。

第７図において、７０１は多重回路、７０２はバッファ
メモリ、７０３−１〜７０３−ｎは読み出しアドレス管
理ＦＩＦＯ、７０４は空きアドレス管理ＦＩＦＯ、７０
５は読み出しカウンタ、７０６，７０７は選択回路、７
０Ｂはパラレルシリアル変換多重分離回路である。

多重回路７０１は、ｎ本の入力回線５０−１．５０−２
，　　・・・・５０−ｎからそれぞれ入力されるセルを
時分割多重する回路である，ここに入力されるセルは、
第６図（ｂ）に示すヘッダ部を持ったセルである。

バッファメモリ７０２は、多重されたセルに含まれる情
報部（ＤＡ）　、および論理チャネル番号（ＯＬ）を一
時格納する。

パラレルシリアル変換多重分離回路７０８は、バッファ
メモリ７０２から出力されたセルをパラレルシリアル変
換すると同時に、セルの行き先に従ってｎ本の出力回線
１００−１，１００−２，・・・１００−ｎに分離する
。

空きアドレス管理ＦＩＦＯ７０４は、入力セルを格納す
るバッファメモリ７０２の空きアドレスを管理する。す
なわち、読み出しアドレス管理ＦＩＦＯ７０３−１〜ｎ
から読み出されたアドレスを空きアドレスとして管理す
る。多重回路７０１かも出力されたセルのヘッダ部に含
まれるルート情報（Ｒ　Ｔ）が，空きアドレス管理ＦＩ
ＦＯ７０４に入力されると、ＦＩＦＯ７０４はバッファ
メモリ７０２の空き領域アドレスを出力する。すなわち
、Ｄｏ端子からバッファメモリ７０２および読み出しア
ドレス管理ＦＩＦＯ７０３−１〜ｎに対して、書き込み
データアドレスを送出し、次に書き込まれるセルの格納
アドレスを示す。セルの情報部＜ＤＡ）および論理チャ
ネル番号（ＯＬ）は、ＦＩＦ○７０４の出力が示すバッ
ファメモリ７０２の空き領域に格納される。

読み出しアドレス管理ＦＩＦ○７０３−１〜ｎは、バッ
ファメモリ７０２から読み出されるセルの格納されてい
るアドレスを、セルの出力回線毎に管理する．すなわち
、読み出しアドレス管理ＦＩＦＯ７０３−ＩＡ−ｎの１
個は、選択回路７０７により選択されることにより、メ
モリ７０２のＤＯ端子から読み出すべきセルが格納され
ているアドレス信号を送出し、これをバッファメモリ７
０２のＲＡ端子に入力して、セルを読み出す。また、空
きアドレス管理ＦＩＦ○７０４からの空きアドレスは、
ルート情報が示す出力回線番号に対応する読み出しアド
レス管理ＦＩＦＯ７０３−１−ｎの１つに、選択回路７
０６を介して格納される。

空きアドレス管理ＦＩＦ○７０４の数は１個であるため
、バッファメモリ７０２のセル格納領域は、複数の出力
回線に対して共通に用いられる。従って、バッファメモ
リ７０２は、共通バッファとして動作する。

読み出しカウンタ７０５は，バッファメモリ７０２から
セルを読み出す際のクロックを発生する。

このクロックの１周期は、ｌセル時間を回線数ｎで割り
算した値に等しい。ここで、１セル時間とは、パラレル
シリアル変換された後、あるいはシリアルパラレル変換
される前のセルの１つが回線を通過するために必要な時
間である。

選択回路７０６は、入力セルのルート情報に対応する読
み出しアドレス管理ＦＩＦＯ７０３−１〜ｎの１つを選
択する。また、選択回路７０７は，読み出しカウンタ７
０５が出力する論理ビットパターンに従って、読み出し
アドレス管理ＦＩＦＯ７０３−１−ｎの１つをサイクリ
ックに選択する。

選択回路７０７が選択した読み出しアドレス管理ＦＩＦ
○７０３−１＝ｎの１個から、セルが格納されているバ
ッファメモリ７０２のアドレスが読み出される。選択回
路７０７は、出力回線番号１に対応する読み出しアドレ
ス管理ＦＩＦＯ７０３−１から回線番号ｎに対応する読
み出しアドレス管理ＦＩＦＯ７０３−ｎの順番で，サイ
クリックにＦＩＦＯを選択する。アドレス管理ＦＩＦＯ
７０３−１〜ｎから読み出されたバッファメモリ７０２
のアドレスより、セルが読み出される。これと同時に、
そのアドレスは、空きアドレスとして、空きアドレス管
理ＦＩＦＯ７０４に格納される。このようにして、セル
の読み出しが行われることになる。

信号線９５ａは、セルのヘッダに含まれる空き塞り情報
（Ｅ／Ｆ）を伝達する信号線であり、空きアドレス管理
ＦＩＦ○７０４のＲＥ（読み出しイネーブル）端子に接
続され、また９５ｂは、ルート情報（ＲＴ）を伝達する
信号線であり、ＦＩＦＯ７０４のＲＣ（読み出しクロッ
ク入力）端子に接続されている。また、信号線７０９は
、図示省略されているクロック回路に接続されている。

特定の出力回線に出力されるセルが集中してスイッチに
到着した場合には、その出力回線に対して他の回線より
も多くのセル格納領域が割り当てられる。また、多重回
路７０１から出力されたセルの空き塞り情報は、空きア
ドレス管理ＦＩＦＯ７０４の読み出しイネーブル入力端
子（Ｒ　Ｅ）および選択回路７０６の制御信号入力に接
続されるので、その空き塞り情報が空きセルを示す場合
には、空きアドレス管理ＦＩ　ＦＯ７０４から空きアド
レスは出力されない。また、読み出しアドレス管理ＦＩ
ＦＯ７０３の書き込みクロック入力（ＷＣ＞にも書き込
みクロックが入力されない。その結果、空きセルはバッ
ファメモリ７０２に格納されずに，廃棄されることにな
る。

バッファメモリ７０２から読み出されるセルのフォーマ
ットは、第６図（ｄ）に示すように、論理チャネル番号
（ＯＬ）のみのヘッダ部と情報部（ＤＡ）からなる。

第８図は、第１図におけるバッファ内セル数カウンタの
内部構成図である。

バッファ内セル数カウンタ９６は、共通バツファ７０２
に格納されているセルの総数、およびその出力回線１　
００−１，１　００−２，・・・ｌＯＯ−ｎ毎の内訳を
計数する回路である。８０１ｂは、共通のバッファメモ
リ７０２に格納されているセルの総数を計数するカウン
タであり、８０１ａ−１，８０１ａ−２，・・・・８０
１ａ−ｎは、共通バッファ７０２に格納されているセル
の数の出力回線毎の内訳を計数するカウンタである．８
０３は、バッファメモリ７０２にセルがＩＩＩ格納され
る毎に、セルが格納されたことを示す信号を出力する論
理積回路である。すなわち、前述のバツファ共通型ＡＴ
Ｍスイッチ７０の多重回路７０１がら空きアドレス管理
ＦＩＦ○７０４に出力されるセルの空き塞り情報（Ｅ／
Ｆ）とルート情報（ＲＴ）とが、信号線９５ａ，９５ｂ
を介してバッファ内セル数カウンタ９６にも送出される
。論理積回路８０３では、これら両信号の論理積をとっ
てセルの格納信号とする。

選択回路８０２は、バッファメモリ７０２に格納された
セルが出力される出力回線番号に対応するカウンタ８０
１ａを選択する回路である。すなわち、信号線９５ｂを
介して送られてきたルート情報（ＲＴ）により、選択回
路８０２でそのルートに割り当てられた出力回線に対応
するカウンタ８０１ａ−１〜ｎの１つを選択する。第７
図の読み出しカウンタ７０５から出力され、信号線９５
ｃを介して伝達される読み出しクロックは、バッファメ
モリ７０２からセルが１個だけ読み出されたことを示す
信号である。選択回路８０４は、出力回線番号１に対応
する出力回線別バッファ内セル数カウンタ８０１ａ−１
から回線番号ｎに対応する出力回線別バッファ内セル数
カウンタ８０１ａ−ｎの順序で、サイクリックにカウン
タを選択する。信号線８０ａ−１，　　・・・・８０ａ
−ｎおよび８０ｂは，計数結果を出力する信号線であり
、また信号線８５は、図示省略された制御回路に接続さ
れ、カウンタの初期化のリセット信号が送られてくる。

これらの信号線８０ａ−１〜ｎ，８０ｂは，カウンタ８
０１ａ−１　〜ｎ，８０ｌｂのデータ出力端子（Ｄ○）
に接続され、また信号線８５は、カウンタ８０　１　ａ
−１　〜ｎ，　８０　ｌ　ｂのリセット端子（ＲＳ）に
接続される。

バッファメモリ７０２にセルが到着した時点で、セルの
ヘッダ部に含まれているルート情報（ＲＴ）および空き
塞り情報（Ｅ／Ｆ）がそれぞれ信号線９５ｂ、９５ａを
介してバッファ内セル数カウンタ９６に入力される。そ
して、そのセルが空きセルでないときには、論理積回路
８０３からバッファメモリ７０２にセルが格納されたこ
とを示す信号が出力される。この論理積回路８０３の出
力は、バッファ内総セル数カウンタ８０ｌｂのカウント
アップ入力（ＵＣＫ）に入力され、カウンタ８ｏｌｂの
計数値をインクリメントする。論理積回路８０３の出力
は、バッファメモリ７０２に格納されたセルが出力され
る出力回線番号に対応する出力回線別バッファ内セル数
カウンタ８０１ａ−１〜ｎのカウントアップ入力（ＵＣ
Ｋ）にも選択回路８０２を介して入力され、カウンタ８
０１ａ−１〜ｎの計数値をインクリメントする。

バッファメモリ７０２からセルが１個読み出されたとき
には、信号線９５ｃを介してクロックが１個、バッファ
内総セル数カウンタ８０ｌｂのカウントダウン入力（Ｄ
　Ｃ　Ｋ）に入力され、カウンタ８０ｌｂの計数値をデ
クリメントする。このクロックは、バッファメモリ７０
２から読み出されたセルが出力される出力回線番号に対
応する出力回線別バッファ内セル数カウンタ８０１ａの
カウントダウン入力（Ｄ　Ｃ　Ｋ）にも選択回路８０４
を介して入力され、カウンタ８０１ａの計数値をデクリ
メントする。

このような構成を用いることにより、バッファメモリ７
０２に格納されているセルの数を計数することができる
。

選択回路８０４の出力信号のうち、出力回線別バッファ
内セル数カウンタ８０１ａ−１のカウントダウン入力（
Ｄ　Ｃ　Ｋ）に入力される信号は、全てのカウンタ８０
１の計数値出力入力（ＬＣＫ）に入力される。この信号
がＬＣＫに入力されると、その時点での計数値がＤ○よ
り出力される。そして、次に、ＬＣＫに信号が入力され
るまで出力値は保持される。カウンタ８０１ａ−１のカ
ウントダウン入力（ＤＣＫ）に入力される信号は、１セ
ル時間周期に発生する。従って、計数結果出力は、１セ
ル時間の期間内で保持されることになる。これは、入力
インタフェース回路１−１の規制部１０３において、入
力セルを規制対象セルにするか、規制対象外セルにする
かを決定するが、その決定期間中にカウンタの計数値が
変化しないようにするためである。

第９［ｉ！Ｉは、第１図におけるスイッチ輻輳状態判定
回路の内部構成図である。

スイッチ輻輳状態判定回路９０は、バッファ内セル数カ
ウンタ９６が計数したバッファメモリ７０２内に格納さ
れているセルの総数を用いて、スイッチの内部で輻輳が
発生しているか否かを判定する。また、そのセルの総数
の出力回線毎の内訳を用いて、どの出力回線に出力すべ
きセルがバッファメモリ７０２に多く格納されているか
、つまり輻＠発生の原因となっている出力回線はどれで
あるかを検出する。

スイッチ輻轢状態判定回路９０は、バッファメモリ７０
２内に格納されているセルの総数を用いて、スイッチ７
０内部で輻輳が発生しているか否かを判定する出力回線
共通輻輳判定回路９０ｌ　ｂと、バッファメモリ７０２
内に非常に多く格納されているのは、どの出力回線に出
力すべきセルであるかを検出する出力回線別輻輳判定回
路９０１ａ−１−ｎと、状態判定に用いる閾値（ＴＨＩ
〜ＴＨ４）を格納するレジスタ９０６−１〜４から構成
される。第８図に示すバッファ内セル数カウンタ９６の
出力回線別セル数出力端子（ＤＯ）からの信号線８０ａ
−１〜ｎは、出力回線別輻輳判定回路９０１ａ−１〜ｎ
のバッファ内セル数入力端子（ＱＣ）に接続されている
。バッファ内総セル数出力端子（Ｄ○）からの信号線８
０ｂは、出力回線共通輻輳判定回路９０ｌｂのバッファ
内セル数入力端子（ＱＣ）に接続されている。また、出
力回線別輻轢判定回路９０１ａ−１−ｎの出力端子（Ｓ
○）から出力される判定結果は、信号線６０ａ１−ｎを
介して入力ラインインタフェース回路１−１−ｎの規制
部１０３に送出される。出力回線別輻轢判定回路９０１
ａ−１＝ｎのクロック入力端子（ＣＫ）には、図示省略
されている１セル時間周期のグロック回路の出力が信号
線９０７を介して接続される。また、出力回線共通輻輳
判定回路９０ｌｂの閾値入力端子（ＴＨ３，ＴＨ４）に
は、レジスタ９０６−３〜４の出力が信号線を介して接
続され、出力回線別輻輳判定回路９０１ａ−１〜ｎの閾
値入力端子（ＴＨＩ，ＴＨ２）には、レジスタ９０６−
１〜２の出力が信号線を介して接続される。これらのレ
ジスタ９０６−１〜４には、図示省略された制御回路か
ら閾値が初期設定時に信号線４０−１〜４を介して送出
される。

出力回線別輻輳判定回路９０１ａ−１〜ｎは、加算器９
０２−１〜２、比較器９０３−１〜２、一致検出回路９
０４および状態レジスタ９０５がら構成されている。出
力回線別バッファ内セル数入力（ＱＣ）は、加算器９０
２−１、９０２−２を介して入力信号の正負を判定する
比較器９ｏ３−１，９０３−２のデータ入力（ＤＩ）に
接続される。

一方、２つの閾値入力（ＴＨＩ，ＴＨ２）も、加算器９
０２−１，９０２−２に接続される。すなわち、加算器
９０２−１，９０２−２では、閾値ＴＨｌ，ＴＨ２毎に
、これらの閾値と出力回線別バッファ内セル数とが引算
され、それぞれ閾値を越えた値が比較器９０３−１，９
０３−２に入力される。比較器９０３−１，９０３−２
では、それぞれ正負が判定される。比較器９０３−１，
９０３−２のデータ出力は、一致検出回路９０４に接続
され、さらに一致検出回路９０４の出力は論理積回路を
介して状態レジスタ９０５のクロック入力（Ｃ　Ｋ）に
接続される。なお、比較器９０３−２のデータ出力のみ
は、状態レジスタ９０５のデー夕入力端子（ＤＩ）に接
続される。

出力回線共通輻輳判定回路９０ｌｂの構成は、出力回線
別輻輳判定回路９０１ａ−１〜ｎと同じである。

バッファメモリ７０２に格納されているセルのうち、出
力回線番号１に出力すべきセルの数は、信号線８０ａ−
１を介して２つの加算器９０２−１，９０２−２に接続
され、これらの加算器９０２−１．２においてそれぞれ
閾値（ＴＨＩ，２）と引算され、差が計算される。なお
、２つの閾値（ＴＨＩ，２）の大きさは、それぞれバッ
ファメモリ７０２に格納することができるセルの最大数
をＢとしたとき、このＢを全出力回線数ｎで割算した商
に、定数ｋｌ，ｋ２（ｋｌ，ｋ２＞１）をそれぞれ乗算
した値の近傍値である。例えば、ＴＨＩはＢの５０％の
値、ＴＨ２はＢの６０％の値である。

２つの加算器９０２−１，９０２−２の出力の正負は、
比較器９０３で判定される。加算器９０２−１，９０２
−２の出力がＯまたは正の場合、つまりバッファメモリ
７０２内の回線当りのセル数が閾値に等しい、あるいは
閾値よりも大きい場合には、比較器９０３−１．２はＨ
（論理レベルのうちのハイレベル）を出力する。状態レ
ジスタ９０５は，バッファメモリ７０２に格納されてい
るセルのうち、出力回線ｌに出力すべきセルの数に関す
る輻輳状態を出力する。すなわち、状態レジスタ９０５
は、出力回ＩＩＡ　ｌに出力すべきセルの数が極めて多
い場合には、出力回線１に関して輻輳状態であると判定
し、出力端子ＳＯにＨを出力する。状態レジスタ９０５
に格納される値は、２つの比較器９０３−１，９０３−
２の出力が一致する場合にのみ、１セル時間間隔で書き
換えられる。

つまり、それまで状態レジスタ９０５にＬ（論理レベル
のローレベル）が書き込まれている状態で、両比較器９
０３−１．２の両方の出力がＨになると、論理積回路の
出力であるクロック端子（Ｇ　Ｋ）とデータ入力端子（
ＤＩ）にＨが入力するため、内部状態値が書き換えられ
て、ＬからＨ状態となる。

この場合、直接，状態レジスタ９０５に書き込む入力は
、比較器９０３−２の出力である。

そして、出力回線別バッファ内セル数入力（ＱＣ）が２
つの閾値より小さくなった時、出力回線ｌに関する輻輳
が解除されたと判定し、状態レジスタ９０５の格納値を
Ｌとする。

このように、閾値を２つ用いる理由は、出力回線別の幅
輪状態の判定結果が出力回線別バッファ内セル数入力（
ＱＣ）の微小な変化によって影響されないようにするた
めである。

他の出力回線別輻轢判定回路９０１ａ−２〜ｎにおいて
も、全く同じようにして、出力回線別バッファ内セル数
入力（ＱＣ）が２つの閾値より大きくなったとき、出力
回線２〜ｎのそれぞれに対してスイッチが輻輳状態であ
ると判定して、状態レジスタ９０５の格納値をＨにする
。逆に、出力回線別バッファ内セル数入力（ＱＣ）が２
つの閾値より小さくなったとき、出力回線２〜ｎに関す
るスイッチの輻輳状態が解除されたと判定し、状態レジ
スタ９０５の格納値をＬとする。

次に、バッファメモリ７０２に格納されているセルの総
数については、信号線８０ｂを介して出力回線共通輻峻
判定回路９０ｌｂの２つの加算器９０７−１，９０７−
２に入力され、加算器９０７−１．２において２つの閾
値（ＴＨ３，ＴＨ４）と引算が行われ、それぞれ差が計
算される。ここで、２つの閾値の大きさは、それぞれバ
ッファメモリ７０２に格納できる最大セル数Ｂに定数ｋ
３，ｋ４（ｋ３，ｋ４＜１）を乗算して値の近傍値であ
って、例えばｋ３＝０．７５，ｋ４＝ｏ，８である。

加算器９０７−１．２で引算された結果、正、Ｏまたは
負の値が比較器９０８−１，９０８−２に入力されてそ
こで判定される。加算器９０７−１．２の出力がＯまた
は正の場合、つまりセルの総数が閾値に等しいか、ある
いは閾値よりも大きい場合には、比較器９０８−１．２
はＨを出力する。

状態レジスタ９１０は、スイッチ内が輻輳しているか否
かの状態を出力し、スイッチが輻轢状態のときにはＨを
出力する。そして、２つの比較器９０８−１．２の出力
が一致する場合にのみ、ｌセル時間間隔で値が書き換え
られる。例えば、バッファ内セル総数入力（ＱＣ）が２
つの閾値より太きくなったとき、スイッチが輻轢状態で
あると判定して、状態レジスタ９１０の格納値をＨにす
る。

次に、バッファ内セル数入力（ＱＣ）が２つの閾値より
小さくなったときに、スイッチの輻轢状態が解除された
と判定して、状態レジスタ９１０の格納値をＬに書き換
える。

２つの閾値を用いるので、スイッチの輻輳状態の判定結
果は、バツファ内セル数入力（ＱＣ）の微小な変化には
全く影響を受けない。

本発明においては、出力回線共通輻輳判定回路９０ｌｂ
がスイッチの輻輳状態を示しているときに、出力回線別
輻輳判定回路９０１ｇ−１−ｎも同時に輻輳状態を示し
た場合、その出力回線に出力されるセルの一部を規制対
象セルと判定することにより、ＬＩＦ回路１−１〜ｎに
おいてこれを規制する．これにより、申告した値を越え
てセルを送出している特定ユーザのセルのみを規制する
ことができるとともに、スイッチの輻輳状態も回避する
ことができる。なお、出力回線共通輻輳判定回路９０ｌ
ｂがスイッチの輻晴状態と判定するまでは、たとえ出力
回線別輻輳判定回路９０１ａ−ｌ〜ｎの１つが輻輳状態
を示したとしても、その出力回線に出力されるセルを規
制対象セルと判定しない。

このように、全体と回ａ毎の２種類の輻較状態判定回路
を用いてスイッチの輻轢状態を検出し、２種類の輻輳状
態が検出されたときにのみ規制対象セルの判定を行うの
で、特定の出力回線に出力されるセルに対してバッファ
メモリ７０２の大部分の領域を割り当てることができる
という共通バッファの利点をある程度残しながら、規制
対象セルの判定と輻輳状態の回避を可能にする。

スイッチ輻轢状態判定回路９０のｋｌ〜ｋ４の値は、制
御系からの信号により変更が可能である。

ｋ３＝ｋ４＝ｏに設定した場合、出力回線共通輻轢判定
回路９０ｌｂは常に輻輳状態と判定するから、出力回線
別輻輳判定回路９０１ａの判定結果のみにより、規制対
象セルの判定を開始することができる。

また、ｋ３＝ｋ４＝１に設定した場合、特定の出力回線
に出力されるセルに対して、共通バッファの全ての領域
を割り当てることが可能となる。

ｋ３＝ｋ４＝ｏの時には、特定出力回線に出力されるセ
ル共通バッファの全領域を使用できるという共通バッフ
ァの利点が失なわれる。ｋ３＝ｋ４＝１の時には、特定
の出力回線に出力されるセルがバッファの大部分を使用
できるために、他の回線に出力されるセルが廃棄され易
くなる。従って、ｋ３，ｋ４の値にはＯと１との間に最
適値が存在すると考えられる。

また、ｋ　１　／ｎ，　ｋ　２／ｎにも、最適値がある
と考えられる。その値は、０．５〜０．６程度と考えら
れる。

次に、ＬＩＦ回路１−１〜ｎの動作を詳述する。

第２図は、第１図におけるヘッダ変換部の内部構成図で
あり、第３図は、ヘッダ変換部で変換された後のヘッダ
の内容を示す図である。

ヘッダ変換部１０１は、入力セルのヘッダ部をスイッチ
内ヘッダに変換する機能を具備する。すなわち、ヘッダ
変換部１０１は、第６図（ａ）に示すヘッダ変換前のフ
ォーマットを第６図（ｂ）のフォーマットのヘッダに変
換する。

ヘッダ変換部１０１は、シリアルパラレル変換部２０！
．レジスタ２０２、メモリ２０３、およびレジスタ２０
４から構成される。シリアルパラレル変換部２０１にお
いてＳ／Ｐ変換された入力セルは、レジスタ２０２に書
き込まれる。一方、メモリ２０３には、変換後のヘッダ
の内容が記憶されている。これらの内容は、図示省略さ
れている制御回路から呼設定時に信号線２０ａ，２０ｂ
を介してこのメモリ２０３に書き込まれる。

変換後のヘッダの内容は、第３図に示すように、変換前
のヘッダ部に書き込まれていた論理チャネル番号（ＩＬ
）をアドレスとして用いることにより、メモリ２０３か
ら読み出すことができる。変換内容としてメモリ２０３
から読み出されたＯＬ（論理チャネル番号）、ＲＴ（ル
ート情報）、ＰＲＴ（優先情報）、Ｅ／Ｆ（空き塞り情
報）の４つは、レジスタ２０４に格納される。また、レ
ジスタ２０２に格納されていたセルの情報部（ＤＡ）も
、これと同時にレジスタ２０４に格納される。レジスタ
２０４に格納された５つの情報は、ヘッダ変換後のセル
として，信号線１０４を介して次のブロックである到着
頻度観測部１０２に伝達される。

第４図は、第１図における到着頻度観測部の内部構成図
である。

到着頻度観測部１０２では、入力セルの到着頻度を論理
チャネル番号（ＯＬ）毎に観測し、この観測結果を予め
定めた閾値と比較することにより、入力セルの到着頻度
が高いか否かを判定する。判定結果は、セルのヘッダ部
に付加されて送出される。すなわち、第６図（ｂ）に示
すヘッダ構成のセルが到着頻度Ｈｓｊ部１０２に入力さ
れると、ここで第６図（Ｃ）に示すフォーマットのヘッ
ダにされて出力される。すなわち、第６図（ｂ）に示す
構成のセルに、到着頻度観測部の判定結果であるＬＳＴ
（到着率情報）とＬＲＪ（セル廃棄情報）が付加される
。ＬＳＴは、入力セルの到着率が高いか否かを示す情報
であり、またＬＲＪは、入力セルの到着率が極めて高く
，セルを廃棄すべきであることを示す情報である。これ
らのＬＲＪ，ＬＳＴ等は、特定のビットで形成されたフ
ォーマットを有している名称である。

第４図の回路構成は、リーキーパケット回路を用いた場
合の到着頻度観測部を実現するための回路である。リー
キーパケット回路は、第１１図（ｂ）に示すように、セ
ルを水と考えた場合の穴のあいたバケツのことであり、
このバケツに水が一度に多く入ってきたときには、溢れ
た水は廃棄（規制）され、水が正常の速度で入ってきた
ときには、バケツから溢れることなく、穴を通して次の
段に水を移すような原理に基づいている。従って、厳密
には、ｌセル時間間隔で入力したセルの数を計数する方
法によりこの原理を実行すればよいのであるが、それほ
どまでに厳密性が要求されないので、第４図では、第１
１図（ａ）に示すように、セルが到着した場合には、カ
ウント値をデクリメントし、ｌセル時間経過する毎に、
カウント値をインクリメントするとともに，それぞれ上
限と下限の値を予め設定しておく。このようにすれば、
ユーザが申告値を越えずにセルを送出した場合には、カ
ウント値は上限値と下限値の間で、上昇と下降を繰り返
すことになるが、申告値を越えてセルを送出した場合に
は、カウント値は下限値に到達してしまい、何等かの規
制が必要となる。この下限値に到達したときに、そのユ
ーザの論理チャネル番号を持つセルを規制しようという
ものである。従って、第４図においても、規制のための
値を下限値に設定している。第４図においては、第１１
図（ａ）のｌセル時間が経過した時にインクリメントす
る値をｋ、セル到着時にデクリメントする値をＮに、そ
れぞれ設定している。

到着頻度観測部１０２は、レジスタ４０１、選択回路４
０２，４１４、４２０１論理チャネル番号カウンタ４０
３、タイマ４０５、メモリ４０４、加算器４０７，４０
９，４１１，４１２，４１３，４１５、４２５、乗算器
４０８、最大値回路４ｌＯ，レジスタ４２３、４２４、
４２ｌ１正負判定器４１７、比較回路４１６−１〜３、
一致判定回路４１８、ゲート４１９から構成される。

第４図において、ヘッダ変換部１０１から信号線１０４
を介して入力したセルは、到着頻度観測部１０２のレジ
スタ４０１に一時格納される。すなわち、レジスタ４０
１には、ＤＡ（情報部）、ＯＬ（論理チャネル番号）、
ＲＴ（ルート情報）、ＰＲＴ（優先情報）、Ｅ／Ｆ（空
き塞り情報）が格納される。この中の論理チャネル番号
（ＯＬ）のみが、選択回路４０２に入力される。一方、
到着頻度観測部１０２内の論理チャネル番号カウンタ（
ＯＬＣＮＴ）４０３から出力される論理チャネル番号も
、選択回路４０２に入力される。ｌセル時間を１周期と
するクロツクを発生するクロック回路（図示省略されて
いる）から信号線４２２を介して送られてきたクロック
がカウンタ４０３に入力することにより、論理チャネル
番号カウンタ４０３は、１セル時間を周期として論理チ
ャネル番号を発生する。選択回路４０２は、レジスタ４
０１から入力された論理チャネル番号と論理チャネル番
号カウンタ４０３から入力される論理チャネル番号の両
者を、ｌセル時間内に交互に選択する。選択回路４０２
は、信号線４２２から入力されるクロックに従って、ｌ
セル時間周期でそれぞれの論理チャネル番号を選択する
。そして、選択された論理チャネル番号はメモリ４０４
に入力されて、メモリ４０４の読み出しアドレスとして
使用される。

このメモリ４０４には、９種類の値が格納されている。

すなわち、タイムスタンプ（ＴＳ）、セルの到着頻度を
示すカウンタ値（ＣＢ’）、１セル時間経過する度にカ
ウンタ値（ＣＢ’）に加えられる値（ｋ）、カウンタ値
（ＣＢ’）の最大値（Ｃ’ｍａｘ）、セルが１つ到着す
る度にカウンタ値（ＣＢ’）から差し引かれる値（Ｎ）
、観測された到着頻度の高低を判断する際に使用される
閾値（ＴＨＩ，ＴＨ２，ＴＨ３）、セルの到着頻度の高
低の判定結果を示す値（Ｌ　Ｓ　Ｔ）である。これらの
値は、信号線３０を介して図示省略された制御回路から
呼設定時に設定される。Ｎの値は、論理チャネル番号毎
に申告されるセルの平均到着間隔と比例するように設定
される。

タイマ回路４０５は、信号線４２２を介して伝達された
クロツクを用いて動作し、その出力は加算器４０７と選
択回路４０２の出力で選択されるメモリブロック４０４
のタイムスタンプ格納領域（ＴＳ）にそれぞれ入力され
る。加算器４０７では、タイマ出力とメモリ４０４に格
納されているタイムスタンプの差が計算される。メモリ
４０４内のタイムスタンプ（ＴＳ）の値は、同じ論理チ
ャネル番号が前回選択回路４０２から出力された時刻を
示している。従って、加算器４０７では、同一論理チャ
ネルに関する前の時刻と今回の時刻の差が計算され、そ
の出力は同一論理チャネル番号に関するメモリブロック
４０４の内容が読み出された時間間隔を示すことになる
。加算器４０７の出力は、次に乗算器４０８で固定値ｋ
と乗算される。

ここで、ｋは、１セル時間経過する度にカウンタに加算
される値であるため、乗算器４０８の出力の大小は同一
論理チャネル番号に関するメモリブロック４０４の内容
が読み出される時間間隔の大小を示すことになる。乗算
器４０８の出力は、加算器４０９においてカウンタ値（
ＣＢ’）に加えられる。このカウンタ値は、前回同一論
理チャネル番号（ＯＬ）が示すメモリブロックが読み出
されたときのセルの到着頻度を示している。すなわち、
第１１図（ａ）におけるリーキーパケット回路のカウン
タ値に相当する。加算結果は最大値回路４１０に入力さ
れ、到着頻度の最大値（Ｃ’　ｍａｘ）も最大値回路４
１０に入力される。最大値回路４１０では、加算器４０
９の出力が到着頻度の最大値（Ｃ’　ｍａｘ）より小さ
い時には加算器４０９の出力を出力し、加算器４０９の
出力が到着頻度の最大値よりも大きい時には最大値Ｃ’
ｍａｘを出力する。その結果、カウンタ値の最大値はＣ
’ｍａＸとなる。これは、第１１図（ａ）に示すリーキ
ーパケットの上限値である。加算器４１５において、最
大値回路４１０の出力と選択回路４１４の出力の差が計
算され、その結果は正負判定器４１７、および加算器４
１　１，４１２，４２０に入力される。選択回路４１４
は、メモリブロック４０４から出力されたＮ（セル１個
入力毎にカウンタから差引かれる値）と、レジスタ４２
３に格納されている値（０が格納されている）を交互に
選択する。

なお、選択回路４０２において、レジスタ４０ｌに格納
されている論理チャネル番号が選択された場合には、選
択回路４１４はＮの値を選択し、また論理チャネル番号
カウンタ４０３から出力された論理チャネル番号が選択
された場合には、選択回路４１４はレジスタ４２３の格
納値を選択する。Ｎおよびレジスタ４２３の格納値は、
それぞれｌセル時間周期に選択される。レジスタ４２３
にはＯが格納されているので、実際には、セル到着時に
のみ最大値回路４１０の出力がら値Ｎが差し引かれるこ
とになる。

正負判定器４１７は、加算器４１５出力の正負を判定す
る。選択回路４２５は、加算器４１５出力がＯまたは正
の時には、レジスタ４２４の格納値を選択し、加算器４
１５出力が負の時には、メモリ４０４に格納されている
Ｎを選択する。加算器４１５出力と選択回路４２５出力
は、加算器４２０で加算される。加算器４２０出力は、
セルの到着頻度を示す値として、メモリ４０４のカウン
タ値（ＣＢ’）格納領域に格納される。加算器４ｌ５出
力と選択回路４２５出力を加算することにより，カウン
タ値（ＣＢ’）の最小値をＯに設定することが可能にな
る。この最小値は、第１１図（ａ）のリーキーパケット
回路のカウンタの下限値に相当する。

１セル時間が経過する度毎に、カウンタ値にｋが加えら
れて、１セル到着する度毎にＮが差し引かれるので、セ
ルの到着頻度が高い場合にはカウンタ値は小さくなり、
セルの到着頻度が低い場合にはカウンタ値は大きくなる
。これにより、第１１図（ａ）に示すリーキーパケット
のカウンタの動作が可能となる。

正負判定器４１７は、加算器４１５の出力の正負を判定
するものである。加算器４１５の出力が負の場合には、
正負判定器４１７はセルの到着頻度が非常に高いと判断
して、セルを廃棄すべきであることを示す信号（Ｌ　Ｒ
　Ｊ　）を出力する。このＬＲＪ信号は、選択回路４２
５の制御信号として使用されると同時に、レジスタ４２
１に格納される。

次に、到着頻度観測部１０２における到着頻度の高低判
断の方法について、詳述する。

加算器４１１，４１２において，加算器４１５の出力と
メモリ４０４に格納されている２つの閾値（ＴＨＩ，Ｔ
Ｈ２）との差がそれぞれ計算され、比較器４１６−１〜
２においてこの差の正負が判定される。一致判定回路４
１８は、比較器４１６−１および４　１　６−２の出力
が一致する場合のみ、ゲート４１９を開く信号を発生す
る。従って、加算器４１１と４１２の両方の出力が負の
とき、高到着頻度を示す信号がゲート４１９から出力さ
れて、メモリ４０４の到着頻度判定結果格納領域（Ｌ　
Ｓ　Ｔ）に格納される．２つの閾値（ＴＨＩ，ＴＨ２）
の値は、最大値回路４１０の値、つまり第１１図（ａ）
のリーキーパケットの上限値の何分の１かに相当する値
になる。一方、加算器４１１と４１２の出力の両方がＯ
または正になったときに、低到着頻度を示す信号がゲー
ト４１９から出力され、メモリ４０４のＬＳＴの内容が
変更される。

このように本実施例では、２つの閾値を用いるので、判
定結果が加算器４１５の出力の微小変化に影響を受けな
くなる。

一方、加算回路４１３において、カウンタ値（ＣＢ’）
から１セル入力毎に引き算される値（Ｎ）と閾値（ＴＨ
３）との差が計算される。差の正負は比較器４１６−３
で判定される。ここでＮは、論理チャネル番号毎に申告
されるセルの平均到着間隔と比例するので，Ｎが小さい
ほどセルの到着頻度が高いことになる。従って、加算器
４１３の出力が負の時には、セルの到着頻度が高いこと
になる。この比較器４　１　６−３の出力とメモリ４０
４のＬＳＴからの出力の論理積をとった出力が、レジス
タ４２１のＬＳＴ領域にセットされる。すなわち、メモ
リ４０４に格納されたＬＳＴと比較器４　１　６−３の
出力の両者が高到着頻度を示すとき、入力セルの到着頻
度は高いと判定されて、高到着頻度を示す情報ＬＳＴが
レジスタ４２１に格納されることになる。レジスタ４０
１に格納されていた入力セルの情報部（ＤＡ）も、直接
レジスタ４２１に転送されて、ＤＡ領域に格納される。

レジスタ４２１の各格納値は、信号線１０５を介して次
の規制部１０３に伝達される。

第５図は、第１図における規制部の内部構成図である。

規制部１０３は、第５図に示すように、レジスタ５０１
、５０５、５０７、選択回路５０２，５０６、論理和回
路５０４、および論理積回路５０３から構成される。

規制部１０３では、第４図の到着頻度観測部１０２から
信号線１０５を介して入力するセルのヘッダ部の情報（
ＬＳＴ，ＬＲＪ，ＲＴ）および第９図の出力回線共通輻
輳判定回路９０ｌｂから信号線６０ｂを介して入力する
出力、ならびに出力回線別輻輳判定回路９０１ａ−１−
ｎから信号線６０ａ−１〜ｎを介して入力する出力を用
いて、入力セルを規制対象セルとするか、または規制対
象外セルとするかを決定する。そして、決定に沿って規
制対象セルの規制処理を行う。規制部１０３から出力さ
れるセルは、第６図（ｂ）に示すフォーマットで、信号
線５０−１を介してＡＴＭスイッチ７０に出力される。

規制部１０３の内部では、信号線１０５を介して入力さ
れるセルを、レジスタ５０１に一時格納する。レジスタ
５０１は、７つに分割された格納領域を有し、それらの
格納領域に、セルの情報部（ＤＡ）、論理チャネル番号
（ＯＬ）、ルート情報（ＲＴ）、優先情報（ＰＲＴ）、
空／塞情報（Ｅ／Ｆ）、到着頻度情報（ＬＳＴ）、廃棄
情報（ＬＲＪ）がそれぞれ格納される。一方、信号線６
０ａ−１−ｎを介して出力回線別ａｍ判定回路９０１ａ
−１〜ｎから入力した信号は、ＡＴＶスイッチのバッフ
ァメモリ７０２に格納されているセル数がそれぞれ出力
回線毎に設定された閾値より大きいか否かを示す情報を
有し、セル数が閾値より大きいときには、輻輳状態であ
ると判定される。また、信号線６０ｂを介して出力回線
共通輻輳判定回路９０ｌｂから入力した信号は、ＡＴＭ
スイッチのバッファメモリ７０２に格納されているセル
総数がある閾値より大きいか否かを示している。レジス
タ５０１に格納されているセルのルート情報（Ｒ　Ｔ）
は、選択回路５０２の制御信号入力部に入力されて、出
力回線別輻輳判定回路９０１ａ−１−ｎからの信号線６
０ａ−１−ｎを回線別に分離するための情報にされる。

選択回路５０２の出力は、到着セルの行先である出力回
線１００−１−ｎにおいて、それぞれ輻輳状態が発生し
ているか否かを示しており、いずれも論理積回路５０３
に入力される。

論理積回路５０３には、この選択回路５０２の出力と、
レジスタ５０１からのセルの到着頻度情報（ＬＳＴ）と
、信号線６０ｂを介して転送された出力回線共通輻轢判
定回路９０ｌｂからの出力とがそれぞれ入力される。

論理積回路５０３は、上記入力信号のうちの全てがＨレ
ベルの場合にだけＨレベルの出力を与える。すなわち，
論理積回路５０３の出力は、入力セルの到着頻度が高く
、出力回線共通輻輳判定回路９０ｌｂの出力がＡＴＭス
イッチでの輻輳状態の発生を示し、かつ出力回線別輻輳
判定回路９０ｌａ−１−ｎのうちのセルの行き先となっ
ている出力回線で輻輳状態の発生を示している場合にの
み、到着セルを規制対象セルと判定して、入力セルを規
制すべきであることを示す信号となる。論理積回路５０
３の出力は、論理和回路５０４を介して選択回路５０６
の制御信号入力部に入力される。一方、レジスタ５０１
に格納されているセルの廃棄に関する情報（ＬＲＪ）が
論理和回路５０４に入力される。また、レジスタ５０１
に格納されているセルの空／塞情報（Ｅ／Ｆ）と、レジ
スタ５０５に格納されている空きセルを示す論理ビット
パターンが、それぞれ選択回路５０６に入力される。　
選択回路５０６では、入力セルが規制対象セルと判定さ
れた場合には、レジスタ５０５の格納値が選択され、入
力されたセルは空きセルにされる。空きセルは、スイッ
チ７０において廃棄される。

一方、入力セルが規制対象外セルと判定された場合には
、レジスタ５０１に格納されている入力セルの空／塞情
報が選択回路５０６において選択される。選択回路５０
６の出力は、レジスタ５０７の空／塞情報（Ｅ／Ｆ）格
納領域に書き込まれる。

レジスタ５０７には、レジスタ５０１に格納されている
セルの情報部（ＤＡ）、論理チャネル番号（ＯＬ）、ル
ート情報（ＲＴ）、優先情報（ＰＲＴ）が直接転送され
て、格納される。レジスタ５０７の格納値は、回線５０
−１を介してＡＴＭスイッチ７０に転送される。

以上が本発明の第１の実施例である。このセル規制方法
では、ＡＴＭスイッチ７０で輻轢が発生したときに、輻
轢が発生する原因になっている出力回線に出力されるセ
ルのみが廃棄されるので、他の出力回線に出力されるセ
ルの品質を劣化させない。

さらに、輻輳が発生している出力回線に出力するセル中
で、到着頻度の高い論理チャネル番号を有するセルのみ
を廃棄するため、輻轢状態の主要な原因となっているセ
ルのみ、つまり申告値を越えてセルを送出しているユー
ザあるいは申告値の範囲内であっても高い頻度でセルを
送出しているユーザのセルのみを規制することができる
。

また、ＡＴＭスイッチにおいて、全出力回線対応の輻輳
が発生するまで、輻輳が発生している出力回線が存在し
ても規制対象セルの判定は行われないため、特定の出力
回線に出力されるセルに対して、バッファメモリの大部
分の領域を割り当てることを許容する共通バツファの利
点を保持しながら、規制対象セルの判定を行うことが可
能である。

さらに、幅轢が発生していなくても、到着頻度が非常に
高く、申告値を違反している論理チャネル番号を有する
セルを廃棄するので、スイッチの輻轢を事前に防止する
ことができる。

第１２図は、本発明のパケット流量制御方法を示すフロ
ーチャートである。

これまでの動作で述べたように、本発明では、既にＡＴ
Ｍスイッチのバツファに格納されているセルの数を出力
回線毎にバツファ内セル数カウンタ９６においてカウン
トし、このカウント結果を参照することにより、スイッ
チ輻轢状態判定回路９０において輻輳発生を検出し、そ
の検出出力をラインインタフェース回路の規制部１０３
にフイードバックする。

一方、到着頻度観測部１０２では、新たに入力するセル
の到着頻度を論理チャネル番号毎に観測し、セルの到着
頻度の高低を判定する。そして、判定の結果をセルに付
加して、次段の規制部ｌＯ３に転送する。

規制部１０３では、到着頻度観測部１０２からの情報と
スイッチ輻輳状態判定回路９０からの信号を受け取り、
入力セルを規制対象にするか否かを判定し、規制部１０
３から出力されるセルに判定結果を付加してＡＴＭスイ
ッチ７０に転送する。

ＡＴＭスイッチ７０では、規制対象セルが入力したとき
には、スイッチにおいて廃棄処分にする。

すなわち、第１２図に示すように、既に共通パッファに
格納されているセルに対して、バツファ内セル数カウン
タで総セル数と出力回線別セル数とを別似にカウントす
る（ステップ１１０１）。このカウント結果を、信号線
８０ａ−１−ｎおよび８０ｂを介してスイッチ輻輳状態
判定回路に転送する。スイッチ輻輳状態判定回路９０で
は、上記カウント結果から、出力回線別および共通の輻
轢状態を別個に判定する（ステップ１１０２）。この判
定結果を、信号線６０ａ−１ｘｎおよび６０ｂを介して
ラインインタフェース回路の規制部ｌＯ３に転送する。

一方、新たに入力したセルに対して、到着頻度観測部１
０２では、論理チャネル番号毎に観測を行う（ステップ
１１０３）。そして、入力セルの到着頻度を予め定めら
れた閾値（ＴＨＩ，ＴＨ２）と比較することにより、頻
度が高いか否かを判定する（ステップｌｌＯ４）。頻度
が高い場合には、セルに高頻度を示すＬＳＴを付加し、
そのセルを規制部１０３に信号ａ１０５を介して転送す
る（ステップ１１０５）。

規制部１０３では、到着頻度観測部１０２から入力した
セルの情報、およびスイッチ輻轢状態判定回路９０から
フィードバックされた情報を基に、入力セルを規制対象
とするか、規制対象外セルとするかを決定し（ステップ
１１０６）、規制対象セルに決定されたセルにはその旨
の情報を付加して、信号線５０−１を介してＡＴＭスイ
ッチ７ｏに転送する。ＡＴＭスイッチ７０では、規制対
象セルに対して廃棄処分にする（ステップ＋１０７）。

次に、本発明の第２の実施例を説明する。

第１０図は、第２の実施例を示す規制部の内部構成図で
ある。

第２の実施例では、第１の実施例の利点を残しながら、
回線別のＦＩＦ○メモリを設けることにより、ＡＴＭス
イッチで輻輳が発生した時に、あるユーザが申告値を越
えてセルを送出したり、申告値の範囲内で非常に高い頻
度でセルを送出したりしても、その継続時間が短い場合
には、送出セルを廃棄せずに保持する。そして、その継
続時間が長時間にわたった場合に初めてそのセルを廃棄
するという方法を採用する。すなわち、第１の実施例に
比べて、規制の対象と判定されたユーザへのサービスを
より向上させている。ただ、ここで留意しているのは、
メモリで先に格納されたセルを追越して後のセルが先に
送出されないようにすることである。

この規制部＋０３は、レジスタ５０１、１００４、メモ
リ１００３−１　〜ｎ，メモリ１００６、空きアドレス
格納用ＦＩＦＯ１００８、１００９一ｌ〜ｎ、出力アド
レス格納用ＦＩＦＯＩＯ１２、１０１３−１〜ｎ、選択
回路５０２、５０６、ｌ００５、１００７、１０１８、
１０１５、分配回路ｌ○１１、１０１０、アドレス判定
回路１０１６、アドレス発生回路１０１９、論理積回路
５０３、および論理和回路１００２から構成されている
。

先ず、信号線１０５から入力されたセルは、レジスタ５
０１に一時格納される。このレジスタ５ｏ１に格納され
たセルのルート情報（ＲＴ）は、選択回路５０２および
選択回路１００１の各制御信号入力部に入力される。選
択回路５０２の入力としては、第１の実施例と同じよう
に、出力回線別輻輳判定回路９０１ａ−１〜ｎから信号
線６０ａ一１〜ｎを介して入力した信号が接続される。

また、出力回線共通輻輳判定回路９０ｌｂから信号線６
０ｂを介して入力した信号は、直接論理積回路５０３の
入力に接続される。出力回線別輻轢判定回路９０１ａ−
１〜ｎの出力は、ＡＴＭスイッチのバッファメモリ７０
２に格納されているセルのうち、出力回線１−ｎに出力
されるセル数が出力回線用に設定した閾値より大きいか
否かを示す信号であり、到着セルの行き先である出力回
線で輻輳が発生しているか否かを示す。また、出力回線
共通輻輳判定回路９０ｌｂの出力は、ＡＴＭスイッチの
バッファメモリ７０２に格納されているセル数がある閾
値より大きいか否かを示す信号である。

選択回路５０２の出力と、レジスタ５０１に格納されて
いるセル到着頻度情報（ＬＳＴ）と、出力回線共通輻輳
判定回路９０ｌｂからの出力とが、論理積回路５０３に
入力される。論理積回路５ｏ３は、入力セルの到着頻度
が高く、出力回線共通輻輳判定回路９０ｌｂの出力がＡ
ＴＭスイッチ７０で輻輳が発生していることを示してお
り、出力回線別輻輳判定回路９０１ａ−１〜ｎの出力が
セルの行き先である出力回線で輻輳が発生してぃること
を示す場合にのみ、到着セルを規制対象セルと判定して
、入力セルを規制すべきであることを示す信号を発生す
る。論理積回路５０３の出力は、論理和回路ｌ００２を
介してレジスタ１００４の輻輳情報（ＣＯＮ）格納領域
に格納される。この輻輳情報（ＣＯＮ）は、入力セルが
規制対象セルであるか否かを示す情報である。

一方、レジスタ５０１に格納されている論理チャネル番
号（ＯＬ）は、ｎ個の規制済み論理チャネル番号格納メ
モリ１００３−１〜ｎの読み出しアドレス入力（ＲＡ）
に入力される。なお、このメモリ１００３のｎ個のデー
タ出力（Ｄｏ）は、選択回路１００１の入力に接続され
る。規制済み論理チャネル番号格納メモリ１００３−１
〜ｎには、どのセルが規制部１０３の中で既に規制され
ているか否かを示す情報が、論理チャネル番号（ＯＬ）
毎に格納されている。このように、メモリ１　００３一
１〜ｎは各出力回線対応にｎ個設けられているため、既
に規制されているセルがどの出力回線で発生している輻
輳のために規制されているかを、メモリ１　００３の内
容から知ることができる。

また、レジスタ５０１に格納されているルート情報（Ｒ
　Ｔ）が選択回路１００１の制御信号入力部に接続され
ることにより、この選択回路１００１の出力は、入力セ
ルと同一の論理チャネル番号を有し、同一の出力回線に
出力されるセルが既に規制部１０３の中で規制されてい
るか否かを示すことになる。この選択回路１００１の出
力も、論理和回路１００２を介してレジスタ１００４の
輻輳情報（ＣＯＮ）格納領域に格納される。入力セルと
同一の論理チャネル番号のセルが既に規制部１０３で規
制されている場合には、論理積回路５０３の出力とは無
関係に入力セルは規制される。この理由は、前述のよう
に、セルの追越しを防止するためである。

一方、レジスタ５０１に格納されている入力セルの廃棄
情報（Ｌ　Ｒ　Ｊ　）は、選択回路５０６の制御信号入
力部に接続されている。選択回路５０６には、レジスタ
５０１に格納されているセルの空／塞情報（Ｅ／Ｆ）と
レジスタ５０５の格納値（空セルを示す論理ビットパタ
ーンが格納される）がそれぞれ入力されている。セルを
廃棄することをＬＲＪが示す場合には、レジスタ５０５
の格納値が選択され、セルを廃棄する必要がない場合に
は、レジスタ５０１に格納されている入力セルの空／塞
情報（Ｅ／Ｆ）が選択される。この選択回路５０６の出
力は、レジスタ１　００４の空／塞情報（Ｅ／Ｆ）格納
領域に書き込まれる。なお、空きセルは、ＡＴＭスイッ
チ７０において廃棄される。

レジスタ５０１に格納されているセルの情報部（ＤＡ）
、論理チャネル番号（ＯＬ）、ルート情報（ＲＴ）、優
先情報（ＰＲＴ）は、直接レジスタ１００４に転送され
て、一時格納される。レジスタ１００４に格納されてい
る輻輳情報（ＣＯＮ）の出力は、各規制済み論理チャネ
ル番号格納メモリ１００　３　−　１−　ｎのデータ入
力（ＤＩ）に接続される。

この輻輳情報（ＣＯＮ）は、同時に、選択回路１００５
の制御信号入力部、ｌ　００７の制御信号入力部、およ
び分配回路１０１　１の制御信号入力部にも接続されて
おり、また、レジスタ１００４のルート情報（ＲＴ）も
選択回路１００５の制御信号入力部に接続されている。

輻輳情報（ＣＯＮ）の内容が入力セルを規制対象にする
ことを示している場合にのみ、選択回路１００５は、ル
ート情報（ＲＴ）が示す出力回線番号に対応するメモリ
１００３の書き込みアドレス（ＷＡ）に入力セルのＯＬ
を送り、輻輳情報（ＣｏＮ）をそのメモリ１００３のデ
ータ入力（ＤＩ）から書き込む。入力セルが規制対象セ
ルであると判定される度毎に、メモリ１００３−１−ｎ
の内容が書き換えられる。

輻輳情報（ＣＯＮ）以外のレジスタ１００４の格納値は
、メモリｌ　００６のデータ入力（ＤＩ）に入力され、
さらにメモリ１　００６のデータ出力（Ｄ○）は信号線
５０−ｌを介してＡＴＭスイッチ７０に接続される。

規制対象セルは、メモリ１００６に一時格納される。ま
た、空きアドレス格納ＦＩＦＯＩＯ０９−ｌ〜ｎは、規
制対象セルがメモリ１０．０６に格納されているアドレ
スを一時的に格納しておくバッファメモリである。ここ
では、短時間だけ非常に高い頻度で（場合によっては、
申告値を越えて）セルを送出した結果、輻輳発生の原因
になったユーザのセルを一時格納し、後から送られてき
た同一ユーザのセルに追い越されることなく、出力回線
に送出される。なお、空きアドレスＰ　Ｉ　Ｆ０　１０
０８は、規制対象外セルを格納するメモリ１００６の領
域のアドレスを格納する。

空きアドレスＦＩＦ０１００８、１００９−１〜ｎに格
納されているメモリ１　００６の空きアドレスは、選択
回路１　００７を介してメモリ１００６の書き込みアド
レス入力（ＷＡ）および分配回路１０１１に入力される
。メモリ１００６の空き領域のうち、規制対象外セルを
格納する領域のアドレスは、ＰＩＦ０１００８に格納さ
れている。また、メモリ１　００６の空き領域のうち、
規制対象セルを格納する領域のアドレスは、出力回線１
００−１〜ｎ対応に設けられたｎ個のＦＩＦ．０１００
９−１〜ｎに格納されている．規制対象セルを格納する
メモリ１　００６の領域、そこに格納することが可能な
セルの数、規制対象外セルを格納するメモリ１００６の
領域、およびそのセルの数は、初期設定時に、あるいは
呼設定時に設定される。

分配回路１０ｌ１の出力は、出力アドレス格納用ＦＩＦ
０１０１２、１０１３−１〜ｎに入力される。規制対象
外セルを格納しているメモリ１００６の領域を示すアド
レスは、ＦＩＦＯｌ０１２に格納されている。また、規
制対象セルを格納しているメモリ１００６の領域を示す
アドレスは、ＦＩＦＯ１０１３−１　〜ｎに格納されて
いる。

レジスタ１　００４に格納されている輻輳情報（ＣＯＮ
）、およびルート情報（ＲＴ）は、選択回路１　００７
と分配回路１０１１の制御信号入力部に接続されて、ル
ート別の分配および輻輳情報による分配に寄与される。

すなわち、入力セルが規制対象セルであることを輻輳情
報（ＣＯＮ）が示している場合には、選択回路１００７
は、ｎ個の規制対象セル用空きアドレス格納ＦＩＦＯ１
００９のうち、ルート情報（ＲＴ）が示す出力回線番号
に対応するＰＩＦＯＩＯ０９よりアドレスを取り出し、
メモリ１　００６のそのアドレスが指示する領域に、レ
ジスタ１　００４に格納されている輻輳情報以外の情報
を格納する。同時に、ＦＩＦＯ１００９から取り出され
たアドレスは、ルート情報（ＲＴ）が示す出力回線番号
に対応する規制対象セル用ＦｒＦＯ１０１３に書き込ま
れる。一方、入力セルが規制対象外セルであることを輻
輳情報（Ｃ　Ｏ　Ｎ）が示す場合には、選択回路ｌ００
７は、規制対象外セル用空きアドレス格納ＦＩＦＯ１０
０８からアドレスを取り出し、メモリｌ００６のそのア
ドレスが指示する領域に、レジスタ１００４に格納され
ている輻輳情報（Ｃ　Ｏ　Ｎ）以外の情報を格納する。

同時に、ＰＩＦ０１　００８から取り出されたアドレス
は、規制対象外セル用ＰＩＦＯ１０１２に書き込まれる
。

出力アドレス格納用ＦＩＦＯ１０１２、１０１３−１〜
ｎに格納されているアドレスは、選択回路１０１５、１
０１８を介してメモリ１　００６の読み出しアドレス入
力（ＲＡ）、および分配回路１０１０に入力される。選
択回路１０１５の制御信号入力部には、出力回線共通輻
輳判定回路９０ｌｂから信号線６０ｂを介して転送され
た値が入力され、ＡＴＭスイッチ７０が輻輳状態である
か否かが伝達される。分配回路１０１０は、アドレス判
定回路１０１６の指示に従って入力される出力アドレス
を、（ｎ＋１）個のＦＩＦＯ１００８、ｌ００９に分配
する。アドレス判定回路１０１６は、分配回路１０ｌＯ
に入力されるアドレスが規制対象外セルに割り当てられ
たアドレスであるか、あるいはどの出力回線対応の規制
対象セルに割り当てられたアドレスであるかを判定する
。ＡＴＭスイッチ７０が輻輳状態である場合には、選択
回路１０１５は、規制対象外セル用ＦＩＦＯ１０１２に
格納されている出力アドレスのみを選択する。

これにより、メモリ１　００６のそのアドレスが示す領
域から規制対象外セルが読み出され、ＡＴＭスイッチ７
０に転送される。同時に、そのアドレスは、規制対象外
セル用ＰＩＦ０１００８に格納される．従って、ＡＴＭ
スイッチ７０が輻輳状態である場合には、メモリ１　０
０６に格納されている規制対象セルは、メモリ１　００
６中で待機することになる。

メモリ１００６に格納できる規制対象セルの個数には限
界があるので、ＡＴＭスイッチ７０の輻輳状態が長時間
継続したときには、規制対象セルのいくつかは、メモリ
ｌ　００６から溢れて、廃棄される。すなわち、メモリ
ｌ　００６が満杯になると、空きアドレス格納ＦＩＦＯ
１００９−１−ｎに空きアドレスが無くなってしまうの
で、メモリ１　００６に次に格納すべき規制対象セルが
到着しても、メモリ１　００６に書き込むことができな
くなり、ここで廃棄されてしまう。

ＡＴＭスイッチ７０が輻輳状態でない場合には、選択回
路１０１５は、出力アドレスが格納されている全てのＦ
ＩＦＯ１０１２，１０１３−１　〜ｎを一定の割合で選
択する。被選択ＦＩＦＯから出力されたアドレスが示す
メモリ１　００６の領域より、規制対象セルおよび規制
対象外セルが読み出される。同時に、読み出されたアド
レスは、アドレス判定回路１０１６の指示に従って、規
制対象セル用ＦＩＦＯ１００９、および規制対象外セル
用ＦＩＦＯ１００８に格納される。

出力アドレスを出力した結果、規制対象セル用ＰＩＦ○
１０ｌ３のいずれかが空きなった場合には、空きになっ
たＦＩＦＯと同一の出力回線対応のメモリ１００３を、
信号線１０２０−１〜ｎを介してリセットする。これは
、その出力回線に出力されるセルに対する規制が終了し
たことを示している。非常に高い頻度で（場合によって
は申告値を越えて）セルを送出した結果、輻＠発生の原
因になったユーザが、短時間で適正なセル退出頻度に戻
ったときには、その出力回線に出力されるセルを規制対
象外セル格納領域に格納しても、このリセットのために
セルの追い越しが起こらないという利点がある．アドレス発生回路ｌ０１９は、スイッチの初期設定時に
、あるいは呼設定時に、メモリ１００６が備える格納領
域の全アドレスを発生して、選択回路１０１８を介して
メモリ１　００６の読み出し入力（ＲＡ）および分配回
路１０１０に入力する。

選択回路１０１８は、スイッチの初期設定時にのみアド
レス発生回路１０１９の出力を選択して、メモリ１００
６および分配回路１０１０に出力する。

第２の実施例においては、第１の実施例と同じように、
輻輳が発生したとき、輻輳が発生している出力回線に出
力すべきセルのうち発生頻度の高いセルのみを規制する
ので、他のセルの品質を劣化させないという利点がある
。さらに、第１の実施例にはない利点として、規制対象
セルを直ちに廃棄せずに、メモリ１００６内に待機させ
ておき、短時間に輻輳が回復したときには、待機させて
いたセルを送出することができ、かつ後から入力したセ
ルに追い越されることなく送出できる．その結果、規制
対象セルの急激な品質劣化を防止できる．［発明の効果〕以上説明したように、本発明によれば、バツファ共通型
ＡＴＭスイッチの共通領域使用の利点を残しながら、規
制対象セルを判定して規制を行うことができるので、ス
イッチのバッファメモリを高い効率で無駄なく使用する
ことができる。また、スイッチの輻輳の主要な原因とな
っているセルのみを規制するので、ある特定の端末が故
障により、あるいは故意にセルを異常発生した時に、他
の端末が発生するセルの品質劣化を防止することが可能
である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すパケット交換機の
主要部の構成図、第２図は第１図におけるヘッダ変換部
の内部構成図、第３図は第２図におけるヘッダ変換後の
ヘッダ内容を示す図、第４図は第１図における到着頻度
観測部の内部構成図、第５＠は第１図における規制部の
内部構成図、第６図は本発明で使用されるセルのフォー
マット図、第７図は第１図におけるバッファ共通型ＡＴ
Ｖスイッチの内部構成図、第８図は第１図におけるバッ
ファ内セル数カウンタの内部構成図、第９図は第１図に
おけるスイッチ輻輳状態判定回路の内部構威図、第１０
図は本発明の第２の実施例を示す規制部の内部構成図、
第１１図はリーキーパケット回路の原理動作を示す図、
第１２図は本発明のパケット流量制御方法を示すフロー
チャートである。１−１〜ｌ−ｎ：ラインインタフェース回路（．ＬＩＦ
）、７０：バツファ共通型ＡＴＭスイッチ、９０：スイ
ッチ輻輳状態判定回路、９６：バツファ内セル数カウン
タ、１０１：ヘツダ変換部、ｌ０２：到着頻度観測部、
１０３：規制部、２０１：シリアルパラレル変換部、２
０２，２０４，４０　１，４２１，４２３，４２４，５
０１，５０５，５０７，１００４：レジスタ、２０３，
４０４　；メモリ、４０２，４１４，４２５，５０２，
５０６，７０６，７０７，８０２，８０４，１００７，
１０１５，１００５．１０１８：選択回路、４０５：タ
イマ、４０３：論理チャネル番号カウンタ、４１０：最
大値回路、４ｌ７：正負判定器、４０７，４０９，４１
１，４１２，４１３，４２０，９０２−１，９０２−２
，９０７−１，９０７−２：加算器、４０８；乗算器、
４１６−１〜３，９０３−１，９０３−２，９０８−１
，９０８−２：比較回路、４１８：一致判定回路、４１
９：ゲート、５０３．８０３＝論理積回路、５０４：論
理和回路、７０ｌ：多重回路、７０２：バッファメモリ
、７０８：パラレルシリアル変換多重分離回路、７０３
−１〜７０３−ｎ：読み出しアドレス管理ＦＩＦ○、７
０４：空きアドレス管理ＦＩＦＯ、７０５：読み出しカ
ウンタ、８０１ｂ：共通バッファ内セル総数カウンタ、
８０Ｌａ−１〜ｎ：出力回線別バッファ内セル数カウン
タ、９０１ａ−１〜ｎ：出力回線別輻輳判定回路、９０
１ｂ：出力回線共通幅幀判定回路、９０６−１〜４：閾
値格納レジスタ、９０４，９０９：一致検出回路、９０
５，９１０：状態レジスタ、１　００３−１　〜ｎ，　
　１　００６　：メモリ、１０１６：アドレス判定回路
、１０１９：アドレス発生回路、１００８．１００９−
１　〜ｎ：空きアドレス格納用ＦＩＦ０，１０１２．１
０１３−１−ｎ：出力アドレス格納用ＦＩＦ．Ｏ％　１
０１１，１０１０：分配回路。第２図２０３第３図第６図ヘッタ“部情報部スイッチ内ヘッダ第７図７０第１１図（その２）（ｂ）第１２図手続ネ甫正書（自発）１．事件の表示平成２年特許願第３３９号２．発明の名称パケット交換機の流量制御装置および制御方法３．補正
をする者事件との関係　　特許出願人住　　所　　東京都千代田区神田駿河台四丁目６番地名
　　称　　（５　１　０）株式会社　日　立　製　作　
所代表者　三　田　勝　茂４．代理人住　　所東京都新宿区西新宿１丁目１８番１５号６．補正の対象７．補正の内容図面第４図、第７図、第１０図および第１１図（そのｌ）を
別添の図面に補正する。第７図７０

Claims

【特許請求の範囲】１、送受信地点毎に異なる論理チャネル番号を有する固
定長パケット（セル）が複数の入力回線に到着すると、
該セルを共通のバッファメモリに格納した後、これを読
み出して宛先に対応する出力回線に出力するパケット交
換機のスイッチにおいて、上記バッファメモリに格納さ
れているセルの総数が予め定められた第１の閾値を越え
ており、かつ該バッファメモリに格納されているセルの
うち、特定の出力回線に出力されるセルの数が予め定め
られた第２の閾値を越えており、かつ上記出力回線に出
力されるセルのうち、論理チャネル番号毎に観測された
到着頻度が予め定められた第３の閾値より高い論理チャ
ネル番号を有するセルを検出して、上記の３つの条件が
満足している期間中だけ、該セルを上記スイッチの前段
の入力回線処理段で規制し、廃棄処分にすることを特徴
とするパケット交換機の流量制御方法。２、送受信地点毎に異なる論理チャネル番号を有する固
定長パケット（セル）が複数の入力回線に到着すると、
該セルを共通のバッファメモリに格納した後、これを読
み出して宛先に対応する出力回線に出力するパケット交
換機のスイッチにおいて、上記バッファメモリに格納さ
れているセルの総数を計数するカウンタと、上記バッフ
ァメモリに格納されているセル総数の出力回線毎の内訳
を計数するカウンタと、該カウンタの計数値を基にスイ
ッチの輻輳状態出力回線毎および全出力回線共通に判定
するスイッチ輻輳状態判定手段と、セルの到着頻度を論
理チャネル番号毎に観測して、特定の論理チャネル番号
を有するセルの到着頻度の高低を判定する到着頻度観測
手段と、該到着頻度観測手段の判定結果および上記スイ
ッチ輻輳状態判定手段の判定結果を基に、到着したセル
の一部を論理チャネル番号毎に規制する規制手段とを具
備することを特徴とするパケット交換機の流量制御装置
。３、請求項２に記載のパケット交換機の流量制御装置に
おいて、前記規制手段内に、規制対象セルを出力回線毎
に一時格納するメモリを設けて、規制対象セルを直ちに
廃棄することなく、上記メモリにセルが溢れるまで保持
することを特徴とするパケット交換機の流量制御装置。４、請求項２に記載のパケット交換機の流量制御装置に
おいて、スイッチ輻輳状態判定手段内に、スイッチのバ
ッファメモリに格納されているセルの総数と予め定めら
れた第１の閾値とを比較し、比較結果の正負を判定する
第１の判定回路および上記バッファメモリに格納されて
いるセルのうち、出力回線毎のセル数と予め定められた
第２の閾値とを比較し、比較結果の正負を判定する第２
の判定回路を設けて、上記第１および第２の判定回路の
出力と上記到着頻度観測手段の結果を付加したセルとを
前記規制手段に入力することを特徴とするパケット交換
機の流量制御装置。５、請求項２に記載の規制手段において、前記バッファ
メモリに格納されているセルの総数が予め定められた第
１の閾値を越えたときに、格納セル数が予め定められた
第２の閾値を越えていると判定された出力回線に出力す
べき到着セルのうち、論理チャネル番号毎に観測された
到着頻度が予め定められた第３の閾値より高い論理チャ
ネル番号を有するセルを、規制対象セルと判定すること
を特徴とするパケット交換機の規制対象セル判定方法。