JPH03201846A - Ａｔｍ交換機のバッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ セルを蓄積して読出されるバッファメモリを備えたＡＴ
Ｍ交換機のバッファ制御方式に関し。

バッファのフル／エンプティの判定が簡単な構成により
実行できると共にバッファへの書込み／読出しのアクセ
スがセル単位で実行できるＡＴＭ交換機のバッファ制御
方式を提供することを目的とし バッファをセル単位の複数の領域に分割し２分割したバ
ッファの各領域の位置を表すポインタを書込み／読出し
双方に割当て、バッファへの書込み終了信号により計数
を行い次の書込みポインタを出力する書込みポインタ計
数手段と、バッファへの読出し終了信号により計数を行
い次の読出しポインタを出力する読出しポインタ計数手
段と。

書込みポインタ計数手段の値に１を加算した出力と読出
しポインタ計数手段の値の一致を検出するフル識別手段
と、読出しポインタ計数手段の値に１を加算した出力と
書込みポインタ計数手段の値の一致を検出するエンプテ
ィ識別手段とを備え再識別手段の出力を用いてバッファ
の書込み・読出しの制御を行うよう構成する。

［産業上の利用分野コ 本発明はセルを蓄積して読出されるパンツアメモリを備
えたＡＴＭ交換機のバッファ制御方式に関する。

近年９通話網において高品質な動画情報を含むマルチメ
ディア通信を効率よく実現する広帯域１ＳＤＮ　（Ｂ　
Ｉ　ＳＤＮと称される。　　Ｂ　：　Ｂｒｏａｄ　ｂａ
ｎｄ）への要求が高まっている。ＣＣＩＴＴでは広帯域
ｌ５ＤＮを実現する技術としてＡＴＭ　（＾５ｙｎｃｒ
ｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）を１９９０
年の勧告に向けて検討を進めている。

ＡＴＭでは情報を固定長に分割し、ヘッダを付加してセ
ルを構成し、セル毎に転送、交換が行われる。この時、
セルの遅延やセルの廃棄等による特性の悪化を改善する
ために、セルを蓄積するバッファを設けることが必要と
なり、バッファの効率のよい制御が重要となっている。

［従来の技術］ 第５図は従来のＡＴＭ交換機の説明図である。

第５図において、複数の回線（加入者）から送信された
情報は、セルと呼ばれる一定長の情報に分割されて人力
される。このセルはヘッダと情報とで構成されており、
具体的には例えば、ヘッダは５バイト、情報は４８バイ
トで９合わせて５３バイトで構成される。

複数の回線からのセルは多重化装置において多重化され
て、ＡＴＭスインチに入力される。ＡＴＭスインチでは
各セルに付されたヘッダにより行き先の出側にスイッチ
され、各出側の線路は多重化装置で各回線に分離される
。

このようなＡＴＭ交換機では、多重化装置において多重
及び分離する回路及びＡＴＭスイッチ内にバッファが設
けられ、書込みが行われた順に読出しが行われる。

このようなバッファとしては通常ＦＩＦ○（Ｆｉｒｓｔ
　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）形のメモリが用いられ、
バッファへの書込み読出しを行う場合、バ・ノファの状
態を示すフラグとしてフル（バッファ全体に書込みデー
タが蓄積された状態）を表すフラグと、エンプティ（バ
ッファ内のデータが全て読出された状態）を表すフラグ
を用いて制御が行われる。

すなわち、フルフラグが立っている時に書込みを行うと
１重ね書きが発生するので書込みを禁止し、エンプティ
フラグが立っている時に読出しを行うと空読出しく無意
味なデータを読出す）となるので読出しを禁止する。

従来のＦＩＦＯを用いたバッファでは、フル／エンプテ
ィのフラグの制御はワード（またはバイト）単位で行わ
れており、セル単位の情報を扱うためには、セルの境界
を識別するための手段を設け、セル長を書込み側、読出
し側双方でカウントして、セルの境界の識別を行う方式
が用いられている。

［発明が解決しようとする課題］ 上記の従来の方式による問題点を以下に列記する。

■ワード（バイト）単位でセルの境界の識別は可能であ
るが、ビットスリップ（セル内のバイト位置が誤り等に
よりビット単位でずれること）が発生することがあり、
その対策のために複雑な回路が必要である。

■フラグを判定するための書込みワード位置と読出しワ
ード位置の比較またはカウントは、バ。

ファの全ワードが対象となるためビット数が大きくなり
、それに対応して回路が必要となる。

■フラグは最後（書込みまたは読出しが可能な最後の書
込みまたは読出し）の１ワード（バイト）の書込み／読
出しにより立つので、フラグが立つか否か判定して、書
込み／読出しを禁止するまでに時間がかかると次の書込
み／読出しの制御が開始される可能性がある。

■バッファ容量がセル長の整数倍でないと、バッファに
余りがでるので２通常のフルフラグ制御では、書込み可
能な最後のセルを書終えてもフルフラグは立たない。こ
の場合、空き容量がセル長以下であることを判定するこ
とが必要であり、装置が複雑になる。

本発明はバッファのフル／エンプティの判定が簡単な構
成により実行できると共にバッファへの書込み／読出し
のアクセスがセル単位で実行できるＡ　Ｔ　Ｍ交換機の
バッファ制御方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理構成図である。

第１図において、１０は書込みポインタ計数手段、１１
は読出しポインタ計数手段、１２．１３は＋１加算手段
、１４はフル識別手段、１５はエンプティ識別手段を表
す。

本発明はバッファをセル長以上の所定長で分割し、各分
割領域の位置に対応して順次ポインタを割当て、バッフ
ァの書込みポインタと読出しポインタを用いて書込み／
読出しのアクセスを行って。

書込み動作の終了時と読出し動作の終了時に書込みポイ
ンタと読出しポインタを次の位置に更新して、その値に
基づいて次の書込み動作または次の読出し動作における
バッファのフル状態またはエンプティ状態の発生を識別
してフラグを表示する。

［作用］ 図示しないバッファへのセルの書込みは書込ポインタ計
数手段１０の出力をアドレスとして行い。

バッファからのセルの読出しは読出しポインタ計数手段
１１の出力をアドレスとして行う。

バッファを構成するメモリはＲＡＭ　（ランダム・アク
セス・メモリ）を用い、その中を２″バイト（２″は単
位セル長より大）の領域毎に分割し各領域を１つのセル
用に割当てて使用し、各領域の先頭位置（アドレス）は
ポインタの数値により定まる。

書込みポインタ計数手段１０は、バッファへのＩつのセ
ルの書込みが終了する時発生する書込終了信号により計
数（カウントアツプ）を行い、読出しポインタ計数手段
１１も１つのセルの読出し終了信号により計数を行う、
書込みポインタ計数手段１０の値は次の書込みアドレス
用に出力されると共に＋１加算手段１２において、書込
み開始信号により“１”が加算されてフル識別手段１４
の一方の人力に供給され、読出しポインタ計数手段１１
の出力は読出しアドレス用に出力されると共に＋１７Ｊ
Ｉ＋算手段１３で読ｔし開始信号により“１“°が加算
されてエンプティ識別手段１５の一方に入力する。

フル識別手段１４の他方の入力には読出しポインタ計数
手段１１の値が供給され、フル識別手段１４では２つの
値が一致すると、フルフラグが出力される。この動作は
、現在の書込みポインタ計数手段１０が示すアドレスの
次のアドレス（＋１された値）と３次の読出しアドレス
とが一致してバッファがフル状態になることを示すもの
であり。

実際にフル状態となる書込み位置に達する前の時点でフ
ルフラグが発生する。

同様に、エンプティ識別手段１５では、書込みポインタ
計数手段１０の値を他の人力として供給され、＋１加算
手段１３からの値と比較して一致があるとエンプティフ
ラグを立てる（“１”を発生）。これにより、実際にエ
ンプティ状態となる読出し位置に達する前の時点でエン
プティフラグが発生する。

フルフラグおよびエンプティフラグが一旦立ったとして
も、他方の入力の値が変化することによりフラグが降り
る（“０“になる）。例えば、フルフラグが立っている
時、読出しが行われて読出しポインタ計数手段１１で計
数が行われると、フル識別手段１４で２つの入力の値が
不一致となりフラグが降りる。

バッファの読出し書込み制御は、このフルフラグとエン
プティフラグを使用して実行される。

［実施例］ 第２図は実施例の構成図、第３図（ａ）はバッファの分
割と書込み／読出しポインタの関係説明図。

第３図（ｂ）はポインタによるセル単位のアドレス制御
を示す図、第４図（ａ）乃至第４図（ｅ）は具体的動作
例によるタイミングチャートである。

第２図において、２０はそれぞれ書込みポインタカウン
タ（Ｗ、ＰＮＴ）、２１は読出しポインタカウンタ（Ｒ
，ＰＮＴ）、２２．２３は入力した数値にｌを加算する
加算回路（ＡＤＤ）、２４゜２５はイネーブル端子付の
複数個のフリップフロップ回路（Ｗ、ＦＦ及びＲ，ＦＦ
）、２６．２７はそれぞれフル状態、エンプティ状態を
識別する比較回路（Ｗ、ＣＭＰ及びＲ，ＣＭＰ）、２８
２９はアンド回路である。

第２図の書込ポインタカウンタ２０および読出しポイン
タカウンタ２１はそれぞれセルの書込み終了信号および
セルの読出し終了信号により、カウントアツプして次の
書込みおよび読出し位置を指定するために使用される。

ここでバッファの分割と書込み／読出しポインタの関係
を第３図（ａ）により説明する。

バッファ３０は論理的に複数の領域に分割され。

セル長が５３バイトの場合を例にとると、各領域を６４
（＝２’）バイトで分割する。この場合各領域にセルを
格納すると余裕を生じるがセルの書込み／読出し毎に領
域が順次変わるので問題ない。

具体的には、バッファを２にパイ）（２０４８バイト）
のＲＡＭで構成すると、６４バイトの領域が３２個設け
られ、ポインタのアドレスのビット信号による操作を容
易にすることができる。　この各領域はポインタの番号
により指示され、第３図（ａ）に示すように書込みポイ
ンタ（ＷＰ）３１により指示される領域に書込みが行わ
れ、読出しポインタ（ＲＰ）３２により指示される領域
から読出しが行われる。この書込みポインタ（ＷＰ）３
１と読出しポインタ（ＲＰ）３２は第２図の書込みポイ
ンタカウンタ２０．読出しポインタカウンタ２１の出力
する値に対応し１ｗ４域を０．１．２・・と順番にアク
セスし、バッファ３０の最後の領域に達するとポインタ
カウンタの値は０（先頭の領域）に戻って再び順番にポ
インタの値がカウントアンプされる。各ポインタの値は
バッファ制御回路３３（第３図（ａ））により制御され
る。

ポインタによるセル単位のアドレス制御は、第３図（ｂ
）に示され、各ポインタの数値によりバッファ３０の対
応するｆｄ域が指定されると、その中の各バイト位置は
図示されないアドレスカウンタにより０からｎまでの各
バイトを指示して、読出し／書込みを行いｎに達すると
そのポインタ（領域）における読出し／書込みが終了す
る。この時発生する読出し終了信号と書込み終了信号は
、上記のように第２図の書込ポインタカウンタ２０と読
出しポインタカウンタ２１に人力される。

第２図に戻って、書込みポインタカウンタ２０と読出し
ポインタカウンタ２１の出力はカウント値を表す複数ビ
ットが加算回路２２及び２３において１だけ加算された
後、加算結果である複数ビットが並列に複数のフリップ
フロップ回路２４及び２５に供給され、それぞれ書込み
開始（Ｗ、　　ＳＴ、）信号と読出し開始（Ｒ，ＳＴ）
がイネーブル端子に入力するタイミングでセットされる
。

比較回路２６は書込みフリップフロップ回路２４が出力
する値と読出しポインタカウンタ２１の出力値を入力と
して１両者が一致すると“１”出力を発生し、比較回路
２７は読出しフリップフロップ回路２５の出力値と書込
ポインタカウンタ２０の出力値とを比較して一致すると
ｌ”出力を発生する。

各比較回路２６．２７の出力はそれぞれアンド回路２８
．２９に入力され、互いに他の信号がＯ゛の時°“１パ
を発生し、アンド回路２８からはフルフラグを出力し、
アンド回路２９からエンプティフラグを出力する。

第４図（ａ）乃至第４図（ｅ）は具体的動作例によるタ
イミングチャートが示され、以下にその内容を説明する
。図中の符号は、第２図に同じ符号で示す回路の動作状
態を表し、ポインタは０乃至１５の値をとる（バッファ
が１６の領域に分割されている）ものとし５１５の次は
０に戻る。

第４図（ａ）はバッファ制御回路の基本動作のタイミン
グチャートであり、書込みと読出しの両方の機能を実行
する時に共通に行われる動作を示す。

書込みポインタカウンタ及び読出しポインタカウンタの
出力（ＰＮＴ、Ｑ）が０．１．２・・と変化すると、加
算回路（ＡＤＤ）２２．２３がそれに＋１の演算を行い
、フリップフロップ回路２４．２５へそれぞれ書込み／
読出しの開始信号（ＳＴ）のタイミングでセットされる
。その後書込み／読出しの終了信号でポインタカウンタ
がカウントアツプする。

次に第４図（ｂ）に示すフルフラグ判定のタイミングチ
ャートを説明すると、書込みポインタカウンタの出力（
Ｗ、ＰＮＴ、Ｑ）が１４．１５．０とカウントが行われ
、読出しポインタカウンタの出力（Ｒ９ＰＮＴ、Ｑ）が
１のままで停止している。

この場合、書込みポインタカウンタの出力がＯの時に書
込・開始（Ｗ、ＳＴ）が発生すると、フリップフロップ
回路２４の出力（Ｗ、ＦＦ、Ｑ）に１　（０に＋１の加
算が行われた結果）がセットされ、同時に比較回路２６
　（Ｗ、ＣＭＰ）が一致を検出して“１°゛出力を発生
し、アンド回路２８からフルフラグ（ＦＵＬＬ）が出力
され１次の書込みが禁止される。なお、この書込みの終
了信号により書込みポインタカウンタの出力（Ｗ、ＰＮ
Ｔ。

Ｑ）はカウントアツプして１になる。

このように書込める最後のセルを書き始めた時にフルフ
ラグが発生する。この時、エンプティフラグ（ＥＭＰ）
は終始“０°′　（Ｌ）の状態である。

次に第４図（Ｃ）に示すフルフラグ解除のタイミングチ
ャートの説明をすると、書込みポインタカウンタの出力
（Ｗ、ＰＮＴ、Ｑ）と読出しポインタカウンタの出力（
Ｒ，ＰＮＴ、Ｑ）が共に１の時。

読出しが開始（Ｒ，ＳＴ）され、その読出しが終了（Ｒ
，ＥＮＤ）すると、読出しポインタカウンタがインクリ
メントされてその出力（Ｒ，ＰＮＴ。

Ｑ）が２になる。すると比較回路２６　（Ｗ、　ＣＭＰ
）で２つの入力の値が不一致となって“０°“を出力し
、アンド回路２８から発生していたフルフラグが消失し
てフル状態が解除される。こうしてバッファへの書込み
動作が可能となる。

このように、フル信号は、バッファに書込める最後のセ
ルを書込始めた時から、その後の最初のセルを読み終わ
るまで出力される。

次に第４図（ｄ）に示すエンプティ判定のタイミングチ
ャートを説明すると１図の状態は書込みポインタカウン
タの出力（Ｗ、ＰＮＴ、Ｑ）が５で。

読出しポインタカウンタの出力（Ｒ，ＰＮＴ。

Ｑ）が３であるから、バッファ内に書込まれた後まだ読
出されていないセルが１つしかない状態である。この時
、読出し開始信号（Ｒ，ＳＴ）により読出しを開始する
と、読出しフリップフロップ回路２５には４（３に＋１
が加算された結果）の値がセントされる。

この読出しが終了すると、読出しポインタカウンタの出
力（Ｒ，ＰＮＴ、Ｑ）はインクリメントされて４となっ
て、このポインタ４について読出しが開始されると、読
出しフリップフロップ回路２５にはこ５がセットされる
。これにより、比較回路２７　（Ｒ，ＣＭＰ）から°“
ｌ”出力が発生して、アンド回路２９からエンプティフ
ラグが発生する。このように、バッファから最後のセル
を読出し始めた時にエンプティが出力される。

第４図（ｅ）に示すエンプティ解除のタイミングチャー
トを参照すると、最初は上記第４図（ｄ）のエンプティ
フラグが発生した状態にあるものとして５この時１つの
セルの書込が開始して（Ｗ、ＳＴ）。

書込みが終了（Ｗ−ＥＮＤ）すると、書込みポインタカ
ウンタがインクリメントされてその出力（Ｗ、ＰＮＴ、
Ｑ）が６になると、比較回路２７（Ｒ，ＣＭＰ）の比較
下−敗が検出されて、その出力が“°０°゛となって、
エンプティフラグがなくなる。これにより、バッファの
読出し動作が可能となる。

［発明の効果］ 本発明によれば、バッファのフル・エンプティの状態を
セル単位に管理することにより、書込み／読出し動作の
停止と再開が効率良く制御することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は実施例の構成図
、第３図（ａ）はバンファの分割と書込み／読出しポイ
ンタの関係説明図５第３図（ハ）はポインタによるセル
単位のアドレス制御を示す図、第４図（ａ）乃至第４図
（ｅ）は具体的動作例によるタイ≧ングチャート、第５
図は従来のＡＴＭ交換機の説明図である。 第１図中。 １０：書込みポインタ計数手段 １１　、　読出しポインタ計数手段 １２、ｉ３：＋を加算手段 １４：フル識別手段 １５：エンプティ識別手段

Claims (1)

1. 【特許請求の範囲】 セルを蓄積して読出されるバッファメモリを備えたＡＴ
   Ｍ交換機のバッファ制御方式において、バッファをセル
   単位の複数の領域に分割し、分割したバッファの各領域
   の位置を表すポインタを書込み／読出し双方に割当て、 バッファへの書込み終了信号により計数を行い次の書込
   みポインタを出力する書込みポインタ計数手段（１０）
   と、 バッファへの読出し終了信号により計数を行い次の読出
   しポインタを出力する読出しポインタ計数手段（１１）
   と、 書込みポインタ計数手段（１０）の値に１を加算した出
   力と読出しポインタ計数手段（１１）の値の一致を検出
   するフル識別手段（１４）と、 読出しポインタ計数手段（１１）の値に１を加算した出
   力と書込みポインタ計数手段（１０）の値の一致を検出
   するエンプティ識別手段（１５）とを備え、前記両識別
   手段（１４、１５）の出力を用いてバッファの書込み・
   読出しの制御を行うことを特徴とするＡＴＭ交換機のバ
   ッファ制御方式。