JPH0319540A - Access fault detector for elastic buffer - Google Patents
Access fault detector for elastic bufferInfo
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- JPH0319540A JPH0319540A JP1153703A JP15370389A JPH0319540A JP H0319540 A JPH0319540 A JP H0319540A JP 1153703 A JP1153703 A JP 1153703A JP 15370389 A JP15370389 A JP 15370389A JP H0319540 A JPH0319540 A JP H0319540A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非同期系のディジタル通信システムに用いら
れるエラスティックバッファのアクセス光常検出装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an access light detection device for an elastic buffer used in an asynchronous digital communication system.
従来、非同期系のディジタル通信システムにおいては、
入力信号の伝送速度と受信側におけるデータ伝送速度と
の差及び変動を吸収し、または、人力信号に対する位相
合せを行うため、エラスティックバッファが設けられて
いる。Conventionally, in asynchronous digital communication systems,
An elastic buffer is provided to absorb differences and fluctuations between the input signal transmission speed and the data transmission speed on the receiving side, or to adjust the phase of the human input signal.
ここで、エラスティックバッファのデータ格納用メモリ
の同一アドレスに対し、同時に書き込みと読み出しとが
行われると、読み出されたデータにエラーが発生する可
能性がある。そこで、エラスティックバッファにはアク
セス異常検出装置が設けられる。Here, if writing and reading are performed simultaneously to the same address of the data storage memory of the elastic buffer, an error may occur in the read data. Therefore, the elastic buffer is provided with an access abnormality detection device.
このような装置を含むエラスティックバッファを第3図
に示す。同図において、1はデータが格納されるメモリ
を示す。伝送されてきたデータは書込部2により書込ア
ドレス発生部3から与えられるアドレスが用いられてメ
モリ1に書き込まれる。書込アドレス発生部3は到来し
たデータからili生した古込クロックによって歩進さ
れ、メモリ1のアドレスをサイクリックに指示するアド
レスを允生ずる。一方、書き込まれたデータは続出部4
により、続出アドレス発生部5から与えられるアドレス
が川いられてメモリ1から読み出される。An elastic buffer containing such a device is shown in FIG. In the figure, 1 indicates a memory in which data is stored. The transmitted data is written into the memory 1 by the writing section 2 using the address given from the write address generation section 3. The write address generator 3 is incremented by the old clock generated from the incoming data, and generates an address that cyclically indicates the address of the memory 1. On the other hand, the written data is in the continuous part 4
As a result, the address given from the successive address generation section 5 is read out from the memory 1.
読出アドレス発生部5は受信側で作成した読出クロック
(!f込クロックとは非同期)によって歩進され、メモ
リ1のアドレスをサイクリックに指示するアドレスを発
生する。The read address generator 5 is incremented by a read clock (asynchronous to the !f clock) generated on the receiving side, and generates an address that cyclically indicates the address of the memory 1.
書込アドレス発生部3から出力されるアドレスと読出ア
ドレス発生部5から出力されるアドレスとは光なるよう
に初明設定されるが、一致した場合にこれを検出するた
めに、アクセス異常検出装置6が設けられている。The address output from the write address generation section 3 and the address output from the read address generation section 5 are set to be identical, but in order to detect this when they match, an access abnormality detection device is used. 6 is provided.
このアクセス異常検出装置6は従来、第4図のように構
成されていた。すなわち、書込カウンタ(アドレス発生
回路)3と読出力ウンタ(アドレス発生回路)5とのそ
れぞれ対応するアドレスを排他的論理和ゲート61 〜
613へ導いて、こl
れらの出力をノアゲート62へ与える。これによって、
読出アドレスと書込アドレスとが一致したときにはノア
ゲート62の出力がHレベルとなる。This access abnormality detection device 6 has conventionally been configured as shown in FIG. That is, the corresponding addresses of the write counter (address generation circuit) 3 and the read output counter (address generation circuit) 5 are inputted to the exclusive OR gates 61 to 61.
613 and provide these outputs to the NOR gate 62. by this,
When the read address and write address match, the output of NOR gate 62 becomes H level.
このノアゲート62の出ノノ信号をD型フリップフロツ
ブ(D−FF)63へ与えて、読出クロックをインバー
タ64で反転させたRCLKにより取り込ませ、アクセ
ス異常検出信号とする。このアクセス異常検出信号がア
クティブ(Hレベル)のときに、例えば読み出されたデ
ータを廃棄するなどする。The output signal from the NOR gate 62 is applied to a D-type flip-flop (D-FF) 63, and is taken in by RCLK, which is the read clock inverted by an inverter 64, and is used as an access abnormality detection signal. When this access abnormality detection signal is active (H level), for example, the read data is discarded.
しかしながら、書込クロックと読出クロックとが第5図
に示すような非同期の関係にあるとき、排他的論理和ゲ
ーへ61 〜613においては、l
書込アドレスの切り換え及び続出アドレスの切り換えの
ときにハザードが生じる。このため、ノアゲート62の
出力信号にはハザードが重畳し、これをD−FF63に
おいて読出クロックの反転信号RCLKの立ち上りで取
り込むと、書込アドレスの切替わりによるハザードでD
−FF63にHレベルがラッチされ、誤検出を生じると
いう問題点があった。However, when the write clock and the read clock are in an asynchronous relationship as shown in FIG. A hazard occurs. Therefore, a hazard is superimposed on the output signal of the NOR gate 62, and when this is taken into the D-FF 63 at the rising edge of the inverted signal RCLK of the read clock, the hazard due to the switching of the write address causes the
- There was a problem in that the H level was latched in the FF 63, resulting in false detection.
そこで本発明では、書込クロックと読出クロックとが非
同期の関係にあり、比較部において書込アドレス及び読
出アドレスの切換時にハザードが生じるときであっても
、誤検出を防止し得るエラスティックバッファのアクセ
ス異常検出装置を提供することを[j的とする。Therefore, in the present invention, the write clock and the read clock are in an asynchronous relationship, and an elastic buffer that can prevent false detection even when a hazard occurs when switching between the write address and the read address in the comparator. The objective is to provide an access anomaly detection device.
本発明に係るエラスティックバッファのアクセス5′(
常検出装置は、到来するデータの伝送クロックに同期し
て当該データが書込まれる一方、伝送クロックとは非同
期のクロックに基づいてデータが読み出されるメモリを
用いたものであって、メモリの読出アドレスと書込アド
レスとの一方を他方のアドレスを歩進させるクロックを
用いてラッチするラッチ回路と、これにラッチされたア
ドレスと他方のアドレスとの比較を行う比較部と、この
比較結果をラッチ回路のラッチタイミングのクロックと
は非同一のクロックにより取り込むフリップフロップと
を備えたことを特徴とする。Elastic buffer access 5' according to the present invention (
The normal detection device uses a memory in which data is written in synchronization with the transmission clock of incoming data, but data is read out based on a clock asynchronous to the transmission clock, and the read address of the memory is and a write address using a clock that increments the other address, a comparison section that compares the address latched to this with the other address, and a latch circuit that compares the result of this comparison. The device is characterized in that it includes a flip-flop that receives data using a clock that is not the same as the latch timing clock.
本発明に係るエラスティックバッファのアクセス異常検
出装置は以上のように構成されているので、読出アドレ
スと書込アドレスかの一方が、他方のアドレスの歩進ク
ロックを用いてラッチされ、ラッチされたアドレスと他
方のアドレスとが比較される。つまり、比較に係る両ア
ドレスの切換わりのタイミングは一致し、ハザードはこ
のときだけ生じる。しかも、フリップフロップでは、上
記歩進クロックと非同一のクロックで比較結果を取り込
むため、ハザードのあるときには取り込みが行われず、
誤検出を防止得る。Since the elastic buffer access abnormality detection device according to the present invention is configured as described above, one of the read address and the write address is latched using the increment clock of the other address, and the latched The address is compared to the other address. In other words, the switching timings of both addresses related to the comparison match, and a hazard occurs only at this time. Moreover, since the flip-flop captures the comparison result using a clock that is not the same as the step clock, the data is not captured when there is a hazard.
Prevent false positives.
以下、添付図而の第1図、第2図を参照して本発明の一
実施例に係るエラスティックバッファのアクセス異常検
出装置を説明する。図面の説明において、同一の構成要
素には同一の符号を付しその説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An elastic buffer access abnormality detection apparatus according to an embodiment of the present invention will be described below with reference to FIGS. 1 and 2 of the accompanying drawings. In the description of the drawings, the same components are designated by the same reference numerals and the description thereof will be omitted.
実施例に係るアクセス5¥常検出装置6Aが適用される
エラスティックバッファは第3図に示したものと同しで
あり、第4図に示したアクセス異常検出装置6に代えて
当該装置6Aが用いられる。The elastic buffer to which the access abnormality detection device 6A according to the embodiment is applied is the same as that shown in FIG. 3, and the device 6A is used instead of the access abnormality detection device 6 shown in FIG. used.
第1図に本発明の一丈施例の構成を示す。ここでは、書
込クロックの周波数が読出クロックの周波数より低い(
1/2)ため、書込カウンタ3の出力側に3個のD−F
Fから成る書込アドレスラッチ100が接続される。書
込アドレスラッチ100は、読出クロックRCLKの立
ち上りで、書込カウンタ3から出力される書込アドレス
をラッチする。排他的論理和ゲート61 〜613、t
ノアゲート62は書込アドレスラッチ100の出力と読
出力ウンタ5の出力とを比較する比較部を構或する。ノ
アゲート62の出力はD−FF63によって読出クロッ
クRCLKの反転信号RCLKの立ち上りに同期して取
込まれる。FIG. 1 shows the configuration of a first embodiment of the present invention. Here, the write clock frequency is lower than the read clock frequency (
1/2), there are three D-Fs on the output side of write counter 3.
A write address latch 100 consisting of F is connected. The write address latch 100 latches the write address output from the write counter 3 at the rising edge of the read clock RCLK. The exclusive OR gates 61 to 613 and the t-NOR gate 62 constitute a comparison section that compares the output of the write address latch 100 and the output of the read output counter 5. The output of the NOR gate 62 is taken in by the D-FF 63 in synchronization with the rise of the inverted signal RCLK of the read clock RCLK.
以上のように構成されたアクセス異常検出装置6Aでは
、第2図に示されるように書込クロックと読出クロック
とが与えられる。これにより、書込カウンタ3及び読出
力ウンタ5が歩進され、書込アドレス及び読出アドレス
が図示のように出力される。ここで、書込アドレスは書
込アドレスラッチ100に読出クロックRCLKの立上
りで取り込まれ、書込カウンタ3によるアドレスの切換
えタイミングに係らず、読出クロックRCLKの立ち上
りでアドレス切換えが生じる。この結果、排他的論理和
ゲート61 〜613の入力信号のi
切換えタイミングは、読出クロックRCLKの立上りに
同期し、ハザードはこのときだけに生じる。In the access abnormality detection device 6A configured as described above, a write clock and a read clock are applied as shown in FIG. As a result, the write counter 3 and the read output counter 5 are incremented, and the write address and read address are output as shown. Here, the write address is taken into the write address latch 100 at the rising edge of the read clock RCLK, and irrespective of the address switching timing by the write counter 3, address switching occurs at the rising edge of the read clock RCLK. As a result, the i switching timing of the input signals of the exclusive OR gates 61 to 613 is synchronized with the rising edge of the read clock RCLK, and a hazard occurs only at this time.
従って、ノアゲート62の出力に現われるノ\ザードは
、第2図のように続出クロックRCLKの立上りに同期
する。一方、ノアゲート62の出力信号は、読出クロッ
クRCLKの反転信号RCLKの立ち上りでD−FF6
3に取り込まれる。このため、ハザードが現われている
ときにはD−FF63への取り込みが行われることがな
く、誤検出となることを防止できる。D−FF63によ
り得られたアクセス異常検出信号は、受信系においてメ
モリ1から読み出したデータの採用/廃棄の判定Wに用
いられるのは従来と同様である。Therefore, the noise appearing at the output of the NOR gate 62 is synchronized with the rising edge of the successive clock RCLK as shown in FIG. On the other hand, the output signal of the NOR gate 62 is applied to the D-FF6 at the rising edge of the inverted signal RCLK of the read clock RCLK.
It will be incorporated into 3. Therefore, when a hazard appears, the data is not imported into the D-FF 63, and erroneous detection can be prevented. As in the conventional case, the access abnormality detection signal obtained by the D-FF 63 is used in the reception system to determine whether to adopt/discard data read from the memory 1.
本発明は上記の実施例に限定されるものではなく、様々
な変形がjcJ能である。例えば、書込クロックが読出
クロックより高速であればラッチを読出力ウンタ5の出
力側に配置してもよく、この場合には書込クロックの反
転信号でD−FF63の取り込みを行わせる。The invention is not limited to the embodiments described above, and various modifications are possible. For example, if the write clock is faster than the read clock, a latch may be placed on the output side of the read output counter 5, and in this case, the inverted signal of the write clock is used to cause the D-FF 63 to take in the data.
〔発明の効果〕
以上、詳細に説明したように本発明によれば、ラッチ回
路にラッチされた側のアドレスの切換えが他方のアドレ
スの切換えに同期するようになり、ラッチされる側のア
ドレスの切換わりによって生じていたハザードが生じな
くなる。そして、生じたハザードに対しては、比較結果
をハザードの現われるタイミングとは異なるタイミング
でフリップフロツブに取り込むことにより除去でき、ノ
\ザードによる24検出を防止し得るものとなる。[Effects of the Invention] As described above in detail, according to the present invention, the switching of the address on the side latched by the latch circuit is synchronized with the switching of the other address, and the switching of the address on the latched side is synchronized with the switching of the address on the other side. Hazards caused by switching will no longer occur. Then, the generated hazard can be removed by importing the comparison result into the flip-flop at a timing different from the timing at which the hazard appears, and 24 detection by the nose can be prevented.
第1図は本発明の一実施例に係るアクセス異常検出装置
の構成図、第2図は第1図に示した装置の動作を説明す
るためのタイミングチャート、第3図はエラスティック
メモリの構成図、第4図は従来例の構成図、第5図は従
来例の動作を説明するためのタイミグチャートである。
1・・メモリ、2・・・書込部、3・・書込アドレス発
生部(書込カウンタ)、4・・・読出部、5・・・読出
アドレス発生部(読出力ウンタ)、6A・・・アクセス
”Jl!常検出装置、61 〜613・・・排他的論理
和ゲl
−ト、62・・・ノアゲート、63・・・D−FF,1
00・・・書込アドレスラッチ。FIG. 1 is a configuration diagram of an access abnormality detection device according to an embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of the device shown in FIG. 1, and FIG. 3 is a configuration of an elastic memory. 4 are configuration diagrams of the conventional example, and FIG. 5 is a timing chart for explaining the operation of the conventional example. 1...Memory, 2...Writing unit, 3...Write address generation unit (write counter), 4...Reading unit, 5...Reading address generation unit (readout counter), 6A. ...Access "Jl! Normal detection device, 61 to 613...Exclusive OR gate, 62...Nor gate, 63...D-FF, 1
00...Write address latch.
Claims (1)
書き込まれる一方、前記伝送クロックとは非同期のクロ
ックに基づいてデータが読み出されるメモリを用いたエ
ラスティックバッファのアクセス異常検出装置において
、 前記メモリの読出アドレスと書込アドレスとの一方を、
他方のアドレスを歩進させるクロックを用いてラッチす
るラッチ回路と、 このラッチ回路にラッチされたアドレスと他方のアドレ
スとの比較を行う比較部と、 この比較部の比較結果を前記ラッチ回路のラッチタイミ
ングのクロックと非同一のクロックにより取り込むフリ
ップフロップとを備えたエラステ[Scope of Claims] An access abnormality detection device for an elastic buffer using a memory in which data is written in synchronization with a transmission clock of incoming data, while data is read out based on a clock that is asynchronous with the transmission clock. , one of the read address and write address of the memory is set to
A latch circuit that latches using a clock that increments the other address, a comparison section that compares the address latched by this latch circuit with the other address, and a comparison result of this comparison section that is applied to the latch of the latch circuit. Elastane with a timing clock and a flip-flop clocked by a non-identical clock.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1153703A JPH0319540A (en) | 1989-06-16 | 1989-06-16 | Access fault detector for elastic buffer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1153703A JPH0319540A (en) | 1989-06-16 | 1989-06-16 | Access fault detector for elastic buffer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0319540A true JPH0319540A (en) | 1991-01-28 |
Family
ID=15568265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1153703A Pending JPH0319540A (en) | 1989-06-16 | 1989-06-16 | Access fault detector for elastic buffer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0319540A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007058881A (en) * | 1995-12-07 | 2007-03-08 | Samsung Electronics Co Ltd | Method and apparatus for determining status of shared resource |
-
1989
- 1989-06-16 JP JP1153703A patent/JPH0319540A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007058881A (en) * | 1995-12-07 | 2007-03-08 | Samsung Electronics Co Ltd | Method and apparatus for determining status of shared resource |
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