JPH03195275A - Pedestal clamp circuit - Google Patents
Pedestal clamp circuitInfo
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- JPH03195275A JPH03195275A JP1337443A JP33744389A JPH03195275A JP H03195275 A JPH03195275 A JP H03195275A JP 1337443 A JP1337443 A JP 1337443A JP 33744389 A JP33744389 A JP 33744389A JP H03195275 A JPH03195275 A JP H03195275A
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はテレビ、VTRのデジタルビデオ信号処理回路
に関し、特に入力のビデオ信号をA−D変換する前に用
いられるペデスタルクランプ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital video signal processing circuit for televisions and VTRs, and more particularly to a pedestal clamp circuit used before AD converting an input video signal.
[従来の技術]
従来、この種のペデスタルクランプ回路は、第3図に示
すように、入力信号201から同期分離回路202で同
期信号を分離し、この同期信号と、■COとなる発振回
路204のパルスを分周器205で分周した信号とを位
相比較器203で位相比較し、これを発振回路204へ
フィードバックすることにより、n倍の水平同期信号f
Hにロックしたn−fHの発振を行ない、このクロッ
クをマスタクロックとして、タイミング発生回路206
により作ったペデスタルクランプパルスによってクラン
プ回路207で入力信号201をクランプし、A−D変
換器208によってデジタル出力209を得ていた。[Prior Art] Conventionally, this type of pedestal clamp circuit separates a synchronization signal from an input signal 201 in a synchronization separation circuit 202, as shown in FIG. The phase comparator 203 compares the phase with the signal obtained by dividing the pulse of
The timing generation circuit 206 oscillates n-fH locked to H, and uses this clock as the master clock.
The clamp circuit 207 clamps the input signal 201 using the pedestal clamp pulse generated by the pedestal clamp pulse, and the AD converter 208 generates a digital output 209.
[発明が解決しようとする課題]
上述した従来のペデスタルクランプ回路は、VTR信号
の特殊再生時のように非標準のビデオ信号を入力すると
、入力信号が突然ずれることがあり、このために水平同
期信号の周波数をn倍したクロックより作ったペデスタ
ルクランプでは突然ずれた信号に対しては誤まった位置
をペデスタルクランプしてしまう。誤まった位置とは通
常、映像期間中となるため、ペデスタルレベルは高い値
をとってしまい極めて不安定な動作をとるという欠点が
ある。[Problems to be Solved by the Invention] In the conventional pedestal clamp circuit described above, when a non-standard video signal is input, such as during special reproduction of a VTR signal, the input signal may suddenly shift, and this causes horizontal synchronization. A pedestal clamp made from a clock with the signal frequency multiplied by n will clamp the pedestal at the wrong position in response to a suddenly shifted signal. Since the incorrect position usually occurs during the video period, the pedestal level takes a high value, resulting in extremely unstable operation.
[課題を解決するための手段]
本発明のペデスタルクランプ回路は、入力信号を同期分
離する第1の同期分離回路と、第1の同期分離回路より
の水平同期信号に位相ロックした発振を得るための発振
回路と分周器と位相比較器と、前記分周器の出力よりペ
デスタルクランプパルスを発生するタイミング発生回路
と、入力信号を第1の同期分離回路より高いレベルで同
期分離する第2の同期分離回路と、前記ペデスタルクラ
ンプパルスと第2の同期分離回路の出力の論理積をとる
アンド回路と、アンド回路の出力により入力信号をクラ
ンプするクランプ回路とを有する。[Means for Solving the Problems] The pedestal clamp circuit of the present invention includes a first synchronous separation circuit that synchronously separates an input signal, and a pedestal clamp circuit for obtaining oscillation phase-locked to a horizontal synchronous signal from the first synchronous separation circuit. an oscillation circuit, a frequency divider, a phase comparator, a timing generation circuit that generates a pedestal clamp pulse from the output of the frequency divider, and a second synchronous separation circuit that synchronously separates the input signal at a higher level than the first synchronous separation circuit. The device includes a synchronous separation circuit, an AND circuit that performs a logical product of the pedestal clamp pulse and the output of the second synchronous separation circuit, and a clamp circuit that clamps the input signal using the output of the AND circuit.
[作 用]
人力信号の映像部分をペデスタルクランプした場合、ペ
デスタルクランプパルスは第2の同期分離回路の同期分
離出力よりもずれているので、クランプ回路に入力され
ることはない。[Function] When the video portion of the human input signal is pedestally clamped, the pedestal clamp pulse is shifted from the synchronous separation output of the second synchronous separation circuit, so it will not be input to the clamp circuit.
[実施例]
次に、本発明の実施例について図面を参照して説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.
第1図は本発明のペデスタルクランプ回路の一実施例の
ブロック図、第2図は各部の波形図である。FIG. 1 is a block diagram of an embodiment of the pedestal clamp circuit of the present invention, and FIG. 2 is a waveform diagram of each part.
入力信号101は同期分離回路102に入力され、比較
レベルv1で入力信号101の同期部分112だけが出
力される。この出力は、発振回路104によって発振さ
れた水平同期信号f +1のn倍のクロックn−fHは
分周器105で1 / nされ、位相比較器103で位
相比較され、発振回路104の周波数をコントロールし
て水平同期信号fHと位相ロックしたクロックを発生す
る。分周器105よりの出力でタイミング発生回路10
6からペデスタルクランプパルス113を発生する。こ
のパルス113は同期分離出力112より直接遅延して
出力する方法もあるが、細かいタイミングをつくるには
タイミング発生回路106から生成する方が極めて容易
である。ところか、もし人力信号101が途中で切れ、
次の波形がそこからスタートしたとすると、ペデスタル
クランプパルス113はP L Lループ時定数のため
にすぐには追従せず、入力信号101の映像部分をペデ
スタルクランプしてしまう。このため、同期分離回路1
10により入力信号101を比較レベルv1より高い比
較レベルv2によりスライスし、同期分離出力114を
取り出す。この出力114とさきほどのペデスタルクラ
ンプパルス113との論理積をアンド回路108により
とり、クランプ回路107のクランプパルス115とす
る。これにより入力信号101をA−D変換回路108
て極めて安定にA−D変換することができ、デジタル出
力109を作り出すことができる。Input signal 101 is input to synchronous separation circuit 102, and only synchronous part 112 of input signal 101 is output at comparison level v1. This output is a clock n-fH, which is n times the horizontal synchronizing signal f+1 oscillated by the oscillation circuit 104, is divided into 1/n by the frequency divider 105, and the phase is compared by the phase comparator 103, and the frequency of the oscillation circuit 104 is determined by It controls to generate a clock whose phase is locked to the horizontal synchronizing signal fH. The timing generation circuit 10 uses the output from the frequency divider 105.
6 generates a pedestal clamp pulse 113. Although there is a method of directly outputting this pulse 113 with a delay from the synchronization separation output 112, it is much easier to generate it from the timing generation circuit 106 in order to create fine timing. By the way, if the human power signal 101 cuts out midway,
If the next waveform starts from there, the pedestal clamp pulse 113 will not follow immediately due to the PLL loop time constant and will pedestally clamp the video portion of the input signal 101. Therefore, the synchronous separation circuit 1
10, the input signal 101 is sliced at a comparison level v2 higher than the comparison level v1, and a synchronization separated output 114 is taken out. This output 114 and the pedestal clamp pulse 113 from earlier are ANDed by the AND circuit 108 and used as the clamp pulse 115 of the clamp circuit 107. This allows the input signal 101 to be converted to the A-D converter circuit 108.
A-to-D conversion can be performed extremely stably, and a digital output 109 can be produced.
以上説明したように本発明は、従来の同期分離回路より
も高いレベルで人力信号を同期分離する第2の同期分離
回路を設け、ペデスタルクランプパルスと第2の同期分
離回路の出力との論理積をとることにより、たとえ入力
信号が途中で変化しても極めて安定にペデスタルクラン
プできる効果がある。As explained above, the present invention provides a second synchronous separation circuit that synchronously separates human input signals at a higher level than the conventional synchronous separation circuit, and performs a logical product of the pedestal clamp pulse and the output of the second synchronous separation circuit. By taking , there is an effect that the pedestal can be clamped extremely stably even if the input signal changes on the way.
第1図は本発明のペデスタルクランプ回路の一実施例の
ブロック図、第2図は本実施例のタイミング波形図、第
3図は従来のペデスタルクランプ回路のブロック図であ
る。
101・・・・・・入力信号、 102・・・・・・同
期分離回路、103・・・・・・位相比較器、104・
・・・・・発振回路、105・・・・・・分周器、
106・・・・・・タイミング発生回路、107・・・
・・・クランプ回路、
108・・・・・・A−D変換器、
109・・・・・・デジタル出力、
・・・・・・同期分離回路、
・・・・・・アンド回路、
・・・・・・同期分離回路102の同期分離出力、・・
・・・・ペデスタルクランプパルス、・・・・・・同期
分離回路110の同期分離出力、・・・・・・ペデスタ
ルクランプパルス。FIG. 1 is a block diagram of an embodiment of the pedestal clamp circuit of the present invention, FIG. 2 is a timing waveform diagram of this embodiment, and FIG. 3 is a block diagram of a conventional pedestal clamp circuit. 101...Input signal, 102...Synchronization separation circuit, 103...Phase comparator, 104...
...Oscillation circuit, 105... Frequency divider, 106... Timing generation circuit, 107...
... Clamp circuit, 108 ... A-D converter, 109 ... Digital output, ... Synchronization separation circuit, ... AND circuit, ... ... Synchronization separation output of the synchronization separation circuit 102, ...
... Pedestal clamp pulse, ... Synchronous separation output of the synchronization separation circuit 110, ... Pedestal clamp pulse.
Claims (1)
た発振を得るための発振回路と分周器と位相比較器と、 前記分周器の出力よりペデスタルクランプパルスを発生
するタイミング発生回路と、 入力信号を第1の同期分離回路より高いレベルで同期分
離する第2の同期分離回路と、 前記ペデスタルクランプパルスと第2の同期分離回路の
出力の論理積をとるアンド回路と、アンド回路の出力に
より入力信号をクランプするクランプ回路とを有するペ
デスタルクランプ回路。[Claims] 1. A first synchronous separation circuit that synchronously separates an input signal; an oscillation circuit, a frequency divider, and a phase for obtaining oscillation phase-locked to a horizontal synchronization signal from the first synchronous separation circuit; a comparator; a timing generation circuit that generates a pedestal clamp pulse from the output of the frequency divider; a second synchronous separation circuit that synchronously separates the input signal at a higher level than the first synchronous separation circuit; and the pedestal clamp pulse. A pedestal clamp circuit comprising: an AND circuit that takes a logical product of the output of the second synchronous separation circuit; and a clamp circuit that clamps an input signal using the output of the AND circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1337443A JP2508863B2 (en) | 1989-12-25 | 1989-12-25 | Pedestal clamp circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1337443A JP2508863B2 (en) | 1989-12-25 | 1989-12-25 | Pedestal clamp circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03195275A true JPH03195275A (en) | 1991-08-26 |
JP2508863B2 JP2508863B2 (en) | 1996-06-19 |
Family
ID=18308681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1337443A Expired - Lifetime JP2508863B2 (en) | 1989-12-25 | 1989-12-25 | Pedestal clamp circuit |
Country Status (1)
Country | Link |
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JP (1) | JP2508863B2 (en) |
-
1989
- 1989-12-25 JP JP1337443A patent/JP2508863B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2508863B2 (en) | 1996-06-19 |
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