JPH03192451A - Input/output controller - Google Patents

Input/output controller

Info

Publication number
JPH03192451A
JPH03192451A JP33135789A JP33135789A JPH03192451A JP H03192451 A JPH03192451 A JP H03192451A JP 33135789 A JP33135789 A JP 33135789A JP 33135789 A JP33135789 A JP 33135789A JP H03192451 A JPH03192451 A JP H03192451A
Authority
JP
Japan
Prior art keywords
data
data transfer
control device
data buffer
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP33135789A
Other languages
Japanese (ja)
Inventor
Eiji Takano
高野 栄治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Ibaraki Ltd
Original Assignee
NEC Ibaraki Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Ibaraki Ltd filed Critical NEC Ibaraki Ltd
Priority to JP33135789A priority Critical patent/JPH03192451A/en
Publication of JPH03192451A publication Critical patent/JPH03192451A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To improve the total transfer ability of data by executing a transfer processing at first for transfer data in the data buffer of a channel controller with the next higher priority order when there are not transfer data in the data buffer of the channel controller with the highest priority order. CONSTITUTION:A data buffer 11 can temporarily store the input/output data peculiarly for respective channel controllers 41, 42,... When the data transfer requests of the channel controller 4M with the lower priority order compete order compete and there are no effective data in a data buffer 11(N) of the channel controller 4N with the high priority order, a data transfer control part 14 returns a block signal 80 without waiting for the return of the signal until the effective data re stored in the data buffer 11(N) and when there are the effective data in the data buffer 11(N) of the channel controller 4N with the next higher priority order, the data transfer processing is executed at first for these data. Thus, the speed of data transfer can be accelerated as a whole.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ転送を制御する入出力制御装置に係わり
、特に転送すべきデータを主記憶装置から前もってデー
タバッファに先取りしておき、データバッファのデータ
の状態に応じてデータ転送要求の処理をする入出力制御
装置に関する。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to an input/output control device that controls data transfer, and in particular, data to be transferred is prefetched from a main storage device into a data buffer. The present invention relates to an input/output control device that processes data transfer requests according to the state of data.

〔従来の技術〕[Conventional technology]

従来のこの種の入出力制御装置は、各チャネル制御装置
からのデータ転送要求の優先度に従って主記憶装置から
のデータをチャネル制御装置に転送する装置として知ら
れている。
This type of conventional input/output control device is known as a device that transfers data from a main storage device to a channel control device according to the priority of data transfer requests from each channel control device.

この入出力制御装置は、各チャネル制御装置からのデー
タ転送要求を一括管理するデータ転送要求制御部と、こ
のデータ転送要求制御部からのデータ転送要求を処理し
データ転送要求の制御を行うデータ転送制御部と、各チ
ャネル制御装置に割り当てられ主記憶装置への入出力デ
ータを一時記憶するデータバッファと、主記憶装置から
データバッファヘデータを先取りして格納する先取り制
御部とを備えている。
This input/output control device includes a data transfer request control unit that collectively manages data transfer requests from each channel control device, and a data transfer request control unit that processes data transfer requests from this data transfer request control unit and controls data transfer requests. The control unit includes a control unit, a data buffer that is assigned to each channel control device and temporarily stores input/output data to the main memory, and a prefetch control unit that prefetches data from the main memory and stores it in the data buffer.

このような入出力制御装置において、各チャネル制御装
置からのデータ転送要求は、データ転送要求制御部に人
力される。データ転送要求制御部は、要求の優先度に従
って1つのデータ転送要求を選択してデータ転送制御部
に送出し、データ転送制御部に転送したデータ転送要求
が受は付けられたことを示す受付信号を受信できるまで
待機する。
In such an input/output control device, data transfer requests from each channel control device are manually input to a data transfer request control section. The data transfer request control unit selects one data transfer request according to the priority of the request and sends it to the data transfer control unit, and sends an acceptance signal indicating that the data transfer request transferred to the data transfer control unit has been accepted. Wait until you can receive it.

また、先取り制御部では、データ転送を起動する前に、
転送すべきデータの一部を主記憶装置からデータバッフ
ァに格納する先取り制御を実行している。
In addition, the preemption control unit, before starting data transfer,
Preemption control is executed to store part of the data to be transferred from the main storage device to the data buffer.

そして、データ転送制御部は、データ転送要求を受ける
と、要求してきたチャネル制御装置に対応するデータバ
ッファに有効なデータが存在すれば受付信号をデータ転
送要求制御部に返送し、かつデータバッファのデータを
チャネル制御装置に転送する。
Upon receiving the data transfer request, the data transfer control unit returns an acceptance signal to the data transfer request control unit if valid data exists in the data buffer corresponding to the requesting channel control device, and also sends an acceptance signal to the data transfer request control unit. Transfer data to channel controller.

一方、データ転送制御部は、データ転送要求を受けた際
に、要求してきたチャネル制御装置に対応するデータバ
ッファに有効なデータがないときには受付信号を返送せ
ず、データバッファに対して主記憶装置から有効なデー
タが格納されるまで、待機していた。
On the other hand, when the data transfer control unit receives a data transfer request, if there is no valid data in the data buffer corresponding to the requesting channel control device, the data transfer control unit does not return an acceptance signal and sends the data buffer to the main memory. Waited until valid data was stored.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述したような従来の入出力制御装置では、データ転送
要求制御部で選択されたデータ転送要求をデータ転送制
御部に送出した際に、データバッファにチャネル制御装
置用の有効なデータが存在しないときには、次のような
不都合が生じた。
In the conventional input/output control device as described above, when the data transfer request selected by the data transfer request control section is sent to the data transfer control section, if there is no valid data for the channel control device in the data buffer, , the following inconveniences occurred.

すなわち、データ転送制御部では、先取り制御部により
データバッファ内にデータの先取り処理がされていない
とき、データ転送要求制御部に対して受付信号を送出で
きず、データバッファに有効なデータが格納されるまで
待っていた。言い換えると、データ転送要求の処理がさ
れているチャネル制御装置よりも優先順位が低いチャネ
ル制御装置からもデータ転送要求が出されていて、しか
もその優先順位の低いチャネル制御装置のデータバッフ
ァには有効なデータがあるにもかかわらず、データの転
送がされずに、これもデータ転送を待たされるという不
都合が生じていた。したがって、このように入出力制御
装置が動作するため、全体としてデータ転送の速度が遅
くなるという欠点があった。
In other words, when the prefetch control unit has not prefetched data into the data buffer, the data transfer control unit cannot send an acceptance signal to the data transfer request control unit, and valid data is not stored in the data buffer. I waited until In other words, a data transfer request is also issued from a channel control device with a lower priority than the channel control device processing the data transfer request, and the data buffer of the lower priority channel control device is valid. Even though there is such data, the data is not transferred, causing the inconvenience of having to wait for the data transfer. Therefore, since the input/output control device operates in this manner, there is a drawback that the data transfer speed as a whole becomes slow.

本発明は、上述した欠点を解消し、データ転送の速度を
全体として高めた入出力制御装置を提惧することを目的
とする。
SUMMARY OF THE INVENTION An object of the present invention is to provide an input/output control device that eliminates the above-mentioned drawbacks and increases the data transfer speed as a whole.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の入出力制御装置は、主記憶装置とチャンネル制
御装置との間でデータ転送制御を行う入出力制?II装
置において、各チャネル制御装置に固有に入出力データ
を一時記憶するデータバッファと、各チャネル制御装置
に対応したデータバッファ内に有効なデータが格納され
ているかを判断するデータバッファ管理部と、複数のチ
ャネル制御装置からのデータ転送要求の優先順位を出力
するデータ転送要求制御部と、データ転送要求制御部か
ら出力されたチャネル制御装置のデータ転送要求をデー
タバッファ管理部からの判断で処理し、データ転送可能
であれば受付信号を、またデータ転送不可能であれば阻
止信号をデータ転送要求制御部を介して該当するチャネ
ル制御装置へ返送するデータ転送制御部と、次に転送す
べきデータを前もって主記憶装置からデータバッファへ
格納する先取り処理を実行するデータ先取り制御部・と
を備え、データ転送制御部は、阻止信号を返送した際に
、次の優先度のチャネル制御装置のデータ転送要求の処
理を行う構成としたものである。
The input/output control device of the present invention is an input/output system that controls data transfer between a main storage device and a channel control device. II device, a data buffer that temporarily stores input/output data specific to each channel control device; a data buffer management unit that determines whether valid data is stored in the data buffer corresponding to each channel control device; A data transfer request control unit that outputs the priorities of data transfer requests from a plurality of channel control devices, and a data buffer management unit that processes data transfer requests of channel control devices output from the data transfer request control unit. , a data transfer control unit that returns an acceptance signal if data transfer is possible, and a block signal if data transfer is impossible to the corresponding channel control device via a data transfer request control unit, and data to be transferred next. a data prefetch control unit that performs prefetch processing to store the data from the main memory to the data buffer in advance; This configuration is configured to process requests.

本発明は、優先度の高いチャネル制御装置とそれよりも
低い優先度のチャネル制御装置とのデータ転送要求が競
合した際に、優先度の高いチャネル制御装置のデータバ
ッファに有効なデータがないとき、データバッファに有
効なデータが格納されるまで待たず、次の優先度のチャ
ネル制御装置のデータバッファに有効なデータがあれば
これを先にデータ転送処理し、全体としてデータ転送の
効率を向上させたものである。
The present invention provides a method for when there is no valid data in the data buffer of the higher priority channel control device when there is a conflict between data transfer requests between a channel control device with a higher priority and a channel control device with a lower priority. , without waiting until valid data is stored in the data buffer, if there is valid data in the data buffer of the channel controller with the next priority, it is processed for data transfer first, improving overall data transfer efficiency. This is what I did.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第1図は、本発明の入出力制御装置の実施例を示すブロ
ック図である。
FIG. 1 is a block diagram showing an embodiment of an input/output control device of the present invention.

第1図に示す入出力制御装置1は、シテスムハス2を介
して主記]、音制御装置3に接続されており、主記憶制
御装置3を通して図示しない主記憶装置とデータの転送
ができるようになっている。また、入出力制御装置1は
、複数のチャネル制御装置442、・・・・・・に接続
されており、データ転送制御を行うようになっている。
The input/output control device 1 shown in FIG. 1 is connected to a sound control device 3 via a system 2, and data can be transferred to a main storage device (not shown) through the main storage control device 3. It has become. Further, the input/output control device 1 is connected to a plurality of channel control devices 442, . . . and is configured to perform data transfer control.

上述した入出力制御装置1の構成についてさらに説明す
る。入出力制御装置lは、データバッファ11と、デー
タバッファ管理部12と、データ転送要求制御部13と
、データ転送制御部14と、先取り制御部15と、シス
テムハス制御部16とを備えて、次のように構成されて
し)る。
The configuration of the input/output control device 1 described above will be further explained. The input/output control device l includes a data buffer 11, a data buffer management section 12, a data transfer request control section 13, a data transfer control section 14, a prefetch control section 15, and a system hash control section 16. It is structured as follows.

すなわち、データバッファ11は、各チャネル制御装置
4. 、 4. 、・・・・・・に固有に入出力データ
を一時記憶できるようになっている。データバッファ管
理部12は、各チャネル制御装置41,42、・・・・
・・に対応したデータバッファ11内に有効なデータが
格納されているかを判断できるようになっている。
That is, the data buffer 11 is connected to each channel control device 4. , 4. , . . . uniquely capable of temporarily storing input/output data. The data buffer management unit 12 includes each channel control device 41, 42, . . .
It can be determined whether valid data is stored in the data buffer 11 corresponding to .

データ転送要求制御部13は、複数のチャネル制御装置
4. 、 42.・・・・・・からのデータ転送要求の
優先順位を選択データ転送要求50.60としてデータ
転送制御部14に与える構成である。
The data transfer request control unit 13 includes a plurality of channel control devices 4. , 42. The priority order of the data transfer requests from . . . is given to the data transfer control unit 14 as selected data transfer requests 50.

データ転送制御部14は、データ転送要求制御部13か
らの選択データ転送要求50.60をデータバッファ管
理部12からの判断で処理し、データ転送可能であれば
受付信号70を、またデータ転送不可能であれば阻止信
号80をデータ転送要求制御部13を介して該当するチ
ャネル制御装置4へ返送できるようになっている。また
、データ転送制御部14は、優先度の高いチャネル制御
装置4Nとそれよりも低い優先度のチャネル制御部@4
M とのデータ転送要求が競合した際に、優先度の高い
チャネル制御装置4Nのデータバッファ1lnn  に
有効なデータがないとき、データバッファ11で。に有
効なデータが格納されるまで待たないで阻止信号80を
返送し、次の優先度のチャネル制御装置4゜のデータバ
ッファ11゜X)に有効なデータがあればこれを先にデ
ータ転送処理する構成としたものである。
The data transfer control unit 14 processes the selected data transfer requests 50 and 60 from the data transfer request control unit 13 based on the judgment from the data buffer management unit 12, and sends an acceptance signal 70 if the data transfer is possible, and an acceptance signal 70 if the data transfer is not possible. If possible, the blocking signal 80 can be sent back to the corresponding channel control device 4 via the data transfer request control section 13. The data transfer control unit 14 also controls a channel control unit 4N with a high priority and a channel control unit @4 with a lower priority.
In the data buffer 11 when there is no valid data in the data buffer 1lnn of the channel control device 4N with a high priority when a data transfer request conflicts with M. The blocking signal 80 is returned without waiting until valid data is stored in the channel control device 4, and if there is valid data in the data buffer 11° It is configured to do this.

先取り制御B15は、次に転送すべきデータを前もって
主記憶装置からデータバッファ11へ格納する先取り処
理を実行するものである。
The prefetch control B15 executes a prefetch process in which data to be transferred next is stored in advance from the main storage device to the data buffer 11.

システムバス制御部16は、シテスムバス2を管理制御
するようになっている。なお、90は人カテ゛−り、9
5は出力データである。
The system bus control unit 16 manages and controls the system bus 2. In addition, 90 is a person category, 9
5 is output data.

次に、本発明の実施例の動作を説明する。Next, the operation of the embodiment of the present invention will be explained.

主記憶制御装置3からチャネル制御装置442、・・・
・・・への出力転送で、データ開始以前に、先取り制i
卸邪15の指示により次に転送すべきデータの一部をデ
ータバッファ11に先取りして格納しておき、データ転
送の起動がかかると該当するチャネル制御装置4からデ
ータ転送要求を送出させ、データ転送が開始される。こ
こで、データバッファ11に先取りされているデータを
転送要求に従い数バイト単位の固定長のデータを転送し
、データバッファ11内に有効データがなくなると、先
取り制御部15が先取り動作を指示する。
From the main storage control device 3 to the channel control device 442,...
When output is transferred to ..., the preemption system i is sent before the data starts.
A part of the data to be transferred next is stored in the data buffer 11 in advance according to instructions from the wholesaler 15, and when data transfer is started, a data transfer request is sent from the corresponding channel control device 4, and the data is transferred. Transfer begins. Here, the data prefetched in the data buffer 11 is transferred in fixed length data in units of several bytes in accordance with the transfer request, and when there is no valid data in the data buffer 11, the prefetch control unit 15 instructs a prefetch operation.

しかし、先取り制御部15による先取り動作中にチャネ
ル制御装置41.4□、・・・・・・からデータを転送
要求されると、従来では有効データがデータバッファ1
1に格納されるまで転送要求を待たせていた。これに対
して本実施例では、このような状態にあっても、データ
転送制御部14から先取りが完了していないために転送
要求が受は付けできないことを示す阻止信号80をデー
タ転送要求制御部13を介してチャネル制御装置48 
に送出し、−度データ転送要求を阻止する。これにより
、データ転送制御部14では、次の優先度のチャネル制
御装置414 のデータ転送要求が選択され、次のチャ
ネル制御装置4@のデータ転送が処理される。
However, when a data transfer request is made from the channel control devices 41.4□, .
The transfer request was made to wait until it was stored in 1. In contrast, in this embodiment, even in such a state, the data transfer control unit 14 sends a blocking signal 80 indicating that the transfer request cannot be accepted because the prefetch has not been completed. Channel control device 48 via section 13
and block the data transfer request. As a result, the data transfer control unit 14 selects the data transfer request of the channel control device 414 with the next priority, and processes the data transfer of the next channel control device 4@.

また、チャネル制御装置4から入出力制御装置1を介し
ての主記憶装置への書き込みは、チャネル制御装置4か
ら転送されるデータをデータバッファ11に一度格納し
、データバッファ11が一杯になると、主記憶制御装置
3にデータバッファ11内のデータを一度に書き込む。
Furthermore, when writing from the channel control device 4 to the main storage device via the input/output control device 1, data transferred from the channel control device 4 is stored once in the data buffer 11, and when the data buffer 11 becomes full, The data in the data buffer 11 is written to the main storage control device 3 at once.

しかしながら、データバッファ11が一杯のときに、デ
ータ転送要求が送出すると、データ出力時と同様にデー
タバッファ11内のデータが主記憶装置に転送されるま
で要求を待たせるが、阻止信号80を出力することによ
り、他のチャネル制御装置4の処理が実行できるように
なった。
However, if a data transfer request is sent when the data buffer 11 is full, the request is made to wait until the data in the data buffer 11 is transferred to the main storage device, as in the case of data output, but a blocking signal 80 is output. By doing so, the processing of other channel control devices 4 can now be executed.

すなわち、データバッファ11内の有効データ量をデー
タバッファ管理部12で管理し、チャネル制御装置4か
らのデータ転送要求をデータバッファの都合上で受は付
けることができないときには、その転送要求を阻止する
ことにより、他のチャネル制御装置からのデータ伝送要
求の処理を行うことができ、待ち時間がなくなる。
That is, the data buffer management unit 12 manages the amount of effective data in the data buffer 11, and blocks the data transfer request from the channel control device 4 when it cannot be accepted due to the data buffer. This allows data transmission requests from other channel control devices to be processed, eliminating waiting time.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、優先度の高いチャネル制
御装置とそれよりも低い優先度のチャネル制御装置との
データ転送要求が競合した際に、優先度の高いチャネル
制御装置のデータバッファに転送データがないとき、次
の優先度のチャネル制御装置のデータバッファに転送デ
ータがあればこれを先にデータ転送処理を行い、全体と
してデータの総合転送能力を向上させることができると
いう効果がある。
As explained above, in the present invention, when data transfer requests conflict between a channel control device with a high priority and a channel control device with a lower priority, the data is transferred to the data buffer of the channel control device with a higher priority. When there is no data, if there is transfer data in the data buffer of the channel control device with the next priority, the data transfer process is performed on this data first, and there is an effect that the overall data transfer capability can be improved as a whole.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の実施例を示すブロック図である。 1・・・・・・入出力制御装置、2・・・・・・シテス
ムバス、3・・・・・・主記憶制御装置、 42.4□・・・・・・チャネル制御装置、11・・・
・・・データバッファ、 12・・・・・・データバッファ管理部、13・・・・
・・データ転送要求制御部、14・・・・・・データ転
送制御部、 15・・・・・・先取り制御部。 篤1図
FIG. 1 is a block diagram showing an embodiment of the present invention. 1...Input/output control device, 2...System bus, 3...Main memory control device, 42.4□...Channel control device, 11...・
...Data buffer, 12...Data buffer management section, 13...
...Data transfer request control unit, 14...Data transfer control unit, 15...Preemption control unit. Atsushi 1 diagram

Claims (1)

【特許請求の範囲】[Claims] 主記憶装置とチャンネル制御装置との間でデータ転送制
御を行う入出力制御装置において、各チャネル制御装置
に固有に入出力データを一時記憶するデータバッファと
、各チャネル制御装置に対応したデータバッファ内に有
効なデータが格納されているかを判断するデータバッフ
ァ管理部と、複数のチャネル制御装置からのデータ転送
要求の優先順位を出力するデータ転送要求制御部と、前
記データ転送要求制御部から出力されたチャネル制御装
置のデータ転送要求をデータバッファ管理部からの判断
で処理し、データ転送可能であれば受付信号を、またデ
ータ転送不可能であれば阻止信号をデータ転送要求制御
部を介して該当するチャネル制御装置へ返送するデータ
転送制御部と、次に転送すべきデータを前もって前記主
記憶装置から前記データバッファへ格納する先取り処理
を実行するデータ先取り制御部とを備え、前記データ転
送制御部は、阻止信号を返送した際に、次の優先度のチ
ャネル制御装置のデータ転送要求の処理を行う構成とし
たことを特徴とする入出力制御装置。
In an input/output control device that controls data transfer between the main storage device and a channel control device, there is a data buffer that temporarily stores input/output data specific to each channel control device, and a data buffer corresponding to each channel control device. a data buffer management unit that determines whether valid data is stored in the data buffer management unit; a data transfer request control unit that outputs priorities of data transfer requests from a plurality of channel control devices; Processes the data transfer request from the channel control device based on the judgment from the data buffer management unit, and sends an acceptance signal if the data transfer is possible, or a blockage signal if the data transfer is not possible, via the data transfer request control unit. and a data prefetch control unit that executes prefetch processing to store data to be transferred next from the main storage device to the data buffer in advance, the data transfer control unit The input/output control device is characterized in that the input/output control device is configured to process a data transfer request of a channel control device with the next priority level when a blocking signal is returned.
JP33135789A 1989-12-22 1989-12-22 Input/output controller Pending JPH03192451A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP33135789A JPH03192451A (en) 1989-12-22 1989-12-22 Input/output controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33135789A JPH03192451A (en) 1989-12-22 1989-12-22 Input/output controller

Publications (1)

Publication Number Publication Date
JPH03192451A true JPH03192451A (en) 1991-08-22

Family

ID=18242779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33135789A Pending JPH03192451A (en) 1989-12-22 1989-12-22 Input/output controller

Country Status (1)

Country Link
JP (1) JPH03192451A (en)

Similar Documents

Publication Publication Date Title
JPH0534699B2 (en)
JP5040050B2 (en) Multi-channel DMA controller and processor system
JPH0798663A (en) Asynchronous i/o control system
JPS58105344A (en) Buffer memory controlling system
JPH03192451A (en) Input/output controller
JPS6115260A (en) Data processor
JPH064314A (en) Inter-task synchronizing communication equipment
JP2001067298A (en) Use of writing request queue for preventing failure of low speed port in transfer controller having hub and port architecture
JPS62172840A (en) Transferring system for data
JPH05173923A (en) Input/output data transfer processing device
JPS6120154A (en) Memory access control device
JPH04160459A (en) Data transfer device
JP3011044B2 (en) I / O controller
JPH05189311A (en) Cache memory system
JP3265582B2 (en) Microcomputer
JP3259095B2 (en) Data transfer method
JPH08110894A (en) Parallel computer system
JPS63186360A (en) Multi-cpu device
JPH09218859A (en) Multiprocessor control system
JPH0344753A (en) Data transfer system
JP2793411B2 (en) I / O processor
JPH04142643A (en) Input/output controller
JPH06149673A (en) Cache control system
JPH06139186A (en) Bus control system
JPH01276355A (en) Transfer system for main memory data to multi-bus