JPH03190440A - シリアルクロック出力回路 - Google Patents
シリアルクロック出力回路Info
- Publication number
- JPH03190440A JPH03190440A JP1332015A JP33201589A JPH03190440A JP H03190440 A JPH03190440 A JP H03190440A JP 1332015 A JP1332015 A JP 1332015A JP 33201589 A JP33201589 A JP 33201589A JP H03190440 A JPH03190440 A JP H03190440A
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- JP
- Japan
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- level
- circuit
- serial clock
- potential
- switching
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- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコントローラ等に内蔵されるシリアル
クロック出力回路に関する。
クロック出力回路に関する。
従来、マイクロコントローラ等に内蔵されるシリアルク
ロック出力回路は、高電位および低電位を出力する回路
だけで構成され、その電位は固定されている。
ロック出力回路は、高電位および低電位を出力する回路
だけで構成され、その電位は固定されている。
第４図はかかる従来の一例を示すシリアルクロック出力
回路図である。
回路図である。
第４図に示すように、クロック出力回路は高電位側トラ
ンジスタ５および低電位側トランジスタ６をプッシュプ
ル接続し、シリアルクロック信号７を入力して出力端子
９に出力する構成であり、いずれかのトランジスタ５あ
るいは６がオンすることにより、高電位あるいは低電位
を出力している。
ンジスタ５および低電位側トランジスタ６をプッシュプ
ル接続し、シリアルクロック信号７を入力して出力端子
９に出力する構成であり、いずれかのトランジスタ５あ
るいは６がオンすることにより、高電位あるいは低電位
を出力している。
第５図は従来の他の例を示すシリアルクロック出力回路
図である。
図である。
第５図に示すように、かかるクロック出力回路は第４図
における高電位側トランジスタ５の代りに抵抗器１３を
用いたオープンドレイン回路であり、低電位側トランジ
スタ６がオンまたはオフすることにより、高電位設定端
子１４に与えられた電位を出力端子９に出力している。
における高電位側トランジスタ５の代りに抵抗器１３を
用いたオープンドレイン回路であり、低電位側トランジ
スタ６がオンまたはオフすることにより、高電位設定端
子１４に与えられた電位を出力端子９に出力している。
上述した従来のシリアルクロック出力回路は、高電位が
一定電圧でしか出力することが出来ず、シリアルクロッ
クのどの重みのビットに対しても同じ高電位しか与えら
れない。
一定電圧でしか出力することが出来ず、シリアルクロッ
クのどの重みのビットに対しても同じ高電位しか与えら
れない。
しかるに、マイクロコントローラ相互のシリアル通信方
式では、通常複数バイトのデータをシリアルクロックに
同期して送受信するが、バイト単位でデータ受信を行う
ためには、ビット同期をとることが必要であり、特定ビ
ット、特に各バイトの先頭ビットを何らかの形で識別で
きることが重要である。
式では、通常複数バイトのデータをシリアルクロックに
同期して送受信するが、バイト単位でデータ受信を行う
ためには、ビット同期をとることが必要であり、特定ビ
ット、特に各バイトの先頭ビットを何らかの形で識別で
きることが重要である。
しかしながら、従来のシリアルクロック出力回路は、上
述した特定ビットの重みずけが出来ないため、ノイズ等
によりビット同期がくずれやすいという欠点がある。
述した特定ビットの重みずけが出来ないため、ノイズ等
によりビット同期がくずれやすいという欠点がある。
本発明の目的は、かかる特定ビットの重みず１１を実現
し、クロック同期式シリアル通信方式におけるビット同
期ずれに対処することのできるシリアルクロック出力回
路を提供することにある。
し、クロック同期式シリアル通信方式におけるビット同
期ずれに対処することのできるシリアルクロック出力回
路を提供することにある。
本発明のシリアルクロック出力回路は、高電位側素子お
よび低電位側素子を有するシリアルクロック出力回路に
おいて、前記高電位側素子に接続され且つ出力高電位を
定める電位を可変する電位回路と、シリアルクロックに
同期して前記電位回路を制御する切替回路とを有して構
成される。
よび低電位側素子を有するシリアルクロック出力回路に
おいて、前記高電位側素子に接続され且つ出力高電位を
定める電位を可変する電位回路と、シリアルクロックに
同期して前記電位回路を制御する切替回路とを有して構
成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すシリアルクロック
出力回路である。
出力回路である。
第１図に示すように、本実施例は前述した従来例の高電
位側トランジスタ５および低電位側トランジスタ６から
なるプッシュプル回路に加え、高電位側に接続され且つ
電位降下素子３および電位切替トランジスタ４からなる
電位回路ｌと、シリアルクロック信号７を制御信号８に
より制御して電位切替トランジスタ４を駆動する切替回
路２とを有している。
位側トランジスタ５および低電位側トランジスタ６から
なるプッシュプル回路に加え、高電位側に接続され且つ
電位降下素子３および電位切替トランジスタ４からなる
電位回路ｌと、シリアルクロック信号７を制御信号８に
より制御して電位切替トランジスタ４を駆動する切替回
路２とを有している。
かかるシリアルクロック出力回路において、シリアルク
ロックを送出するときには、まず最初に制御信号８によ
り切替回路２を高電位側にしておく。これにより、電位
回路ｌの電位切替トランジスタ４がオンし、高電位側ト
ランジスタ５には電源電圧と同電位、すなわち高電位が
与えられらる。
ロックを送出するときには、まず最初に制御信号８によ
り切替回路２を高電位側にしておく。これにより、電位
回路ｌの電位切替トランジスタ４がオンし、高電位側ト
ランジスタ５には電源電圧と同電位、すなわち高電位が
与えられらる。
ここでシリアルクロック７が送出され初めると、最初の
シリアルクロック７の後縁で切替回路２を中電位側に反
転させ、その結果電位切替トランジスタ４はオフとなる
。従って、高電位側トランジスタ５には、電位降下素子
３を通して電源電圧よりも低下された中電位が与えられ
る。これ以降のシリアルクロックは全て出力端子９から
中電位の出力信号となって外部に送出される。
シリアルクロック７の後縁で切替回路２を中電位側に反
転させ、その結果電位切替トランジスタ４はオフとなる
。従って、高電位側トランジスタ５には、電位降下素子
３を通して電源電圧よりも低下された中電位が与えられ
る。これ以降のシリアルクロックは全て出力端子９から
中電位の出力信号となって外部に送出される。
第２図は第１図におけるシリアルクロックのタイミング
図である。
図である。
第２図に示すように、かかる入出カシリアルクロックは
内部シリアルクロック７の最初のクロックのときのみ、
出力端子９のシリアルクロックは高電位１０を出力し、
２発目以降のクロックでは中電位１１および低電位１２
の信号を出力することになる。
内部シリアルクロック７の最初のクロックのときのみ、
出力端子９のシリアルクロックは高電位１０を出力し、
２発目以降のクロックでは中電位１１および低電位１２
の信号を出力することになる。
第３図は本発明の第二の実施例を示すシリアルクロック
出力回路図である。
出力回路図である。
第３図に示すように、本実施例は前述した抵抗器１３お
よび低電位側トランジスタ６からなる従来例（第５図）
の回路に電位回路１と切替回路２を接続した例である。
よび低電位側トランジスタ６からなる従来例（第５図）
の回路に電位回路１と切替回路２を接続した例である。
本実施例も前述した第一の実施例と同様に、シリアルク
ロックを送出するときには、まず最初に制御信号８によ
り切替回路２を高電位側にしておく。このとき、電位回
路１の電位切替トランジスタ４はオンするので、抵抗器
１３は高電位が与えられる。シリアルクロックが送出さ
れ初めると、第一の実施例と同様に抵抗器１３には中電
位が与えられる。この結果、出力端子９には最初の１売
口は高電位のシリアルクロックがあられれ、２発目以降
は中電位１１と低電位１２からなるシリアルクロックが
出力される。
ロックを送出するときには、まず最初に制御信号８によ
り切替回路２を高電位側にしておく。このとき、電位回
路１の電位切替トランジスタ４はオンするので、抵抗器
１３は高電位が与えられる。シリアルクロックが送出さ
れ初めると、第一の実施例と同様に抵抗器１３には中電
位が与えられる。この結果、出力端子９には最初の１売
口は高電位のシリアルクロックがあられれ、２発目以降
は中電位１１と低電位１２からなるシリアルクロックが
出力される。
上述した二つの実施例によれば、高電位が可変となり、
しかも送出シリアルクロックの任意の特定クロックに高
電位または中電位を供給することができる。
しかも送出シリアルクロックの任意の特定クロックに高
電位または中電位を供給することができる。
以上説明したように、本発明のシリアルクロック回路は
、シリアルクロックの先頭ビットの電位と、２発目以降
のシリアルクロックの電位とを夫々高電位および中電位
と切替ることにより、クロック同期式シリアル通信方式
において容易に転送ビットの先頭ビットを明示すること
ができるので、ビット同期ずれの検出および修正を容易
にする効果がある。
、シリアルクロックの先頭ビットの電位と、２発目以降
のシリアルクロックの電位とを夫々高電位および中電位
と切替ることにより、クロック同期式シリアル通信方式
において容易に転送ビットの先頭ビットを明示すること
ができるので、ビット同期ずれの検出および修正を容易
にする効果がある。
降下素子、４・・・・・・電位切替トランジスタ、５・
・・・・・高電位側トランジスタ、６・・・・・・低電
位側トランジスタ、７・・・・・・シリアルクロック信
号、８・・・・・・制御信号、９・・・・・・出力端子
、１３・・・・・・抵抗器。
・・・・・高電位側トランジスタ、６・・・・・・低電
位側トランジスタ、７・・・・・・シリアルクロック信
号、８・・・・・・制御信号、９・・・・・・出力端子
、１３・・・・・・抵抗器。
Claims (1)
- 高電位側素子および低電位側素子を有するシリアルクロ
ック出力回路において、前記高電位側素子に接続され且
つ出力高電位を定める電位を可変する電位回路と、シリ
アルクロックに同期して前記電位回路を制御する切替回
路とを有することを特徴とするシリアルクロック出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332015A JPH03190440A (ja) | 1989-12-20 | 1989-12-20 | シリアルクロック出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332015A JPH03190440A (ja) | 1989-12-20 | 1989-12-20 | シリアルクロック出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03190440A true JPH03190440A (ja) | 1991-08-20 |
Family
ID=18250190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332015A Pending JPH03190440A (ja) | 1989-12-20 | 1989-12-20 | シリアルクロック出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03190440A (ja) |
-
1989
- 1989-12-20 JP JP1332015A patent/JPH03190440A/ja active Pending
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