JPH03179942A - ディジタル装置からアナログ装置への通信を行なうために、ディジタル―アナログ変換装置とともに使用するのに適応できる装置 - Google Patents
ディジタル装置からアナログ装置への通信を行なうために、ディジタル―アナログ変換装置とともに使用するのに適応できる装置Info
- Publication number
- JPH03179942A JPH03179942A JP2291650A JP29165090A JPH03179942A JP H03179942 A JPH03179942 A JP H03179942A JP 2291650 A JP2291650 A JP 2291650A JP 29165090 A JP29165090 A JP 29165090A JP H03179942 A JPH03179942 A JP H03179942A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- analog
- cell circuit
- digital signal
- interpolated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 title claims description 14
- 238000012545 processing Methods 0.000 claims abstract description 9
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000013461 design Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BTCSSZJGUNDROE-UHFFFAOYSA-N gamma-aminobutyric acid Chemical compound NCCCC(O)=O BTCSSZJGUNDROE-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Mathematical Analysis (AREA)
- Data Mining & Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Software Systems (AREA)
- Computational Mathematics (AREA)
- Fuzzy Systems (AREA)
- Evolutionary Computation (AREA)
- Automation & Control Theory (AREA)
- Algebra (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- General Engineering & Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
- Image Generation (AREA)
- Electrophonic Musical Instruments (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明・の背景
この発明は、ディジタル装置からアナログ装置への通信
を行なうために、ディジタル−アナログ変換装置ととも
に使用するのに適応できる、通信インタフェース装置に
向けられる。特に、その好ましい火施例の中で、この発
明は、データ処理装置と、電話のような音声帯域装置と
の間で通信を行なう。
を行なうために、ディジタル−アナログ変換装置ととも
に使用するのに適応できる、通信インタフェース装置に
向けられる。特に、その好ましい火施例の中で、この発
明は、データ処理装置と、電話のような音声帯域装置と
の間で通信を行なう。
この発明は、データ処理装置から出てゆくディジタル信
号を受け、それら出てゆくディジタル信号を補間し、デ
ィジタル−アナログ変換装置により出てゆくディジタル
信号を表わす出てゆくアナログ信号に変換される、補間
されたディジタル信号を生じる。出てゆくアナログ信号
は、アナログ装置により認識できる。
号を受け、それら出てゆくディジタル信号を補間し、デ
ィジタル−アナログ変換装置により出てゆくディジタル
信号を表わす出てゆくアナログ信号に変換される、補間
されたディジタル信号を生じる。出てゆくアナログ信号
は、アナログ装置により認識できる。
この発明のようなインタフェース装置の製造では、ディ
ジタル装置から受けられる信号の補間の異なった数の反
復を行なうために、別の設計がしばしば利用される。こ
のように様々に有能な補間回路を設計する際の工学的努
力の重複がしばしばある。
ジタル装置から受けられる信号の補間の異なった数の反
復を行なうために、別の設計がしばしば利用される。こ
のように様々に有能な補間回路を設計する際の工学的努
力の重複がしばしばある。
このような重複した工学的努力は、本質的に、全く新し
い回路と同じだけの設計努力および費用を伴う、それぞ
れ新しく設計されたディジタル信号処理回路をもたらす
。
い回路と同じだけの設計努力および費用を伴う、それぞ
れ新しく設計されたディジタル信号処理回路をもたらす
。
この発明は、様々に有能なディジタル信号処即回路を設
計するための工学的努力の重複の費用のいくらかを克服
するために設計される。
計するための工学的努力の重複の費用のいくらかを克服
するために設計される。
発明の概要
この発明は、ディジタル装置からアナログ装置への通信
を行なうために、ディジタル−アナログ変換装置ととも
に使用するのに適応できる装置であり、補間された出て
ゆくディジタル信号を、出てゆくアナログ信号に変換す
るためのディジタルアナログ回路を有する。この装置は
さらに、ディジタル装置から受けられた出てゆくディジ
タル信号を補間し、かつ、補間された出てゆくディジタ
ル信号をディジタル−アナログ装置に与えるためのディ
ジタル信号処理回路を有する。
を行なうために、ディジタル−アナログ変換装置ととも
に使用するのに適応できる装置であり、補間された出て
ゆくディジタル信号を、出てゆくアナログ信号に変換す
るためのディジタルアナログ回路を有する。この装置は
さらに、ディジタル装置から受けられた出てゆくディジ
タル信号を補間し、かつ、補間された出てゆくディジタ
ル信号をディジタル−アナログ装置に与えるためのディ
ジタル信号処理回路を有する。
ディジタル信号処理回路は、複数個のモジュールからな
り、これらはその複数個のモジュールの特定されたセッ
トが、特定された数の捕間の反復を行なうように構成さ
れる。モジュールはさらに、補間の反復を増加するため
に、付加的なモジュールがモジュールの特定されたセッ
トに加えられてもよいように設計される。
り、これらはその複数個のモジュールの特定されたセッ
トが、特定された数の捕間の反復を行なうように構成さ
れる。モジュールはさらに、補間の反復を増加するため
に、付加的なモジュールがモジュールの特定されたセッ
トに加えられてもよいように設計される。
それゆえに、この発明の１つの目的は、十分な異なるシ
ステム要件を促進するためにモジュール式に構成され、
ディジタル装置からアナログ装置への通信を行なう際の
利用に適応できる装置を提供することである。
ステム要件を促進するためにモジュール式に構成され、
ディジタル装置からアナログ装置への通信を行なう際の
利用に適応できる装置を提供することである。
この発明のさらなる目的は、工学的設計努力を節約して
その製造が達成でき、ディジタル装置からアナログ装置
への通信を行なう際の利用に適応０ できる装置を提供することである。
その製造が達成でき、ディジタル装置からアナログ装置
への通信を行なう際の利用に適応０ できる装置を提供することである。
この発明のまたさらなる目的は、様々なシステム要件に
適合させるのに費用がかからず、ディジタル装置からア
ナログ装置への通信を行なう際の利用に適応できる装置
を提供することである。
適合させるのに費用がかからず、ディジタル装置からア
ナログ装置への通信を行なう際の利用に適応できる装置
を提供することである。
この発明のさらなる目的および特徴は、この発明の好ま
しい実施例を図示した添付の図面と関連して読まれると
、明細書および前掲の特許請求の範囲より明らかになる
であろう。
しい実施例を図示した添付の図面と関連して読まれると
、明細書および前掲の特許請求の範囲より明らかになる
であろう。
好ましい実施例の発明
この発明の好ましい実施例が用いられる環境は、第１図
の概略システムブロック図に示される。
の概略システムブロック図に示される。
第１図において、電話音声機器のようなアナログ装置１
２は、ディジタル−アナログ回路１４に接続され名。典
型的には、アナログ装置１２はおおよそ３００Ｈｚから
３．４ＫＨｚの可聴周波数範囲で動作する。ディジタル
−アナログ回路１４は、好ましい実施例では、おおよそ
２ Ｍ Ｈｚで動作する。いくつかの利益がディジタル
−アナログ回路１４の高周波数動作によって受けられ、
たと１ えば、この発明が集積回路、すなわち、シリコンチップ
構成として構成されると、動作のより高い周波数がこの
発明における構成要素のより接近した間隔を許容し、か
つ、高周波数サンプリングが入来アナログ信号のより正
確なディジタル表現を許容する。
２は、ディジタル−アナログ回路１４に接続され名。典
型的には、アナログ装置１２はおおよそ３００Ｈｚから
３．４ＫＨｚの可聴周波数範囲で動作する。ディジタル
−アナログ回路１４は、好ましい実施例では、おおよそ
２ Ｍ Ｈｚで動作する。いくつかの利益がディジタル
−アナログ回路１４の高周波数動作によって受けられ、
たと１ えば、この発明が集積回路、すなわち、シリコンチップ
構成として構成されると、動作のより高い周波数がこの
発明における構成要素のより接近した間隔を許容し、か
つ、高周波数サンプリングが入来アナログ信号のより正
確なディジタル表現を許容する。
ディジタル装置２４は、出てゆくディジタル信号をライ
ン２６を経て補間回路１８に与える。補間回路１８は、
ライン２６で受けられる出てゆくディジタル、信号に捕
間動作を行ない、かつ、補間されたディジタル信号をラ
イン２８を経てディジタル−アナログ回路１４に出力す
る。ディジタルアナログ回路１４はライン２８で補間さ
れたディジタル信号を受け、それら補間されたディジタ
ル信号を出てゆくアナログ信号に変換し、かつ、その出
てゆくアナログ信号をライン３０を経てアナログ装置１
２に与える。
ン２６を経て補間回路１８に与える。補間回路１８は、
ライン２６で受けられる出てゆくディジタル、信号に捕
間動作を行ない、かつ、補間されたディジタル信号をラ
イン２８を経てディジタル−アナログ回路１４に出力す
る。ディジタルアナログ回路１４はライン２８で補間さ
れたディジタル信号を受け、それら補間されたディジタ
ル信号を出てゆくアナログ信号に変換し、かつ、その出
てゆくアナログ信号をライン３０を経てアナログ装置１
２に与える。
この発明の好ましい実施例の電気的概略図は第２図に表
わされる。
わされる。
この発明の好ましい実施例を説明する際の明瞭２
さのために、この説明全体を通して、同じ要素は同じ参
照番号で表示されるであろう。
照番号で表示されるであろう。
第２図において、ディジタル−アナログ回路１４は、ア
ナログ装置（第２図に図示せず）へ通じるライン３０に
出てゆくアナログ信号を出力する。
ナログ装置（第２図に図示せず）へ通じるライン３０に
出てゆくアナログ信号を出力する。
さらに、ディジタル−アナログ回路１４は、補間回路１
８から、ライン２８を経て補間されたディジタル信号を
受ける。
８から、ライン２８を経て補間されたディジタル信号を
受ける。
補間回路１８は、好ましくは、第１のディジタルセル回
路６８、第２のディジタルセル回路７０、第２のディジ
タルセル回路７２および出力回路９２からなる。
路６８、第２のディジタルセル回路７０、第２のディジ
タルセル回路７２および出力回路９２からなる。
第１のディジタルセル回路６８は、好ましくは、ディジ
タル入力回路６６から入力を受け、かつ、１ビツト加算
器ＳＡＩに出力を与えるシフトレジスタＲＯ、マルチプ
レクサ９６およびシフトレジスタＲＩＢからなる。マル
チプレクサ９６の出力は、シフトレジスタＲＩＡに与え
られる。シフトレジスタＲＩＡの出力は、マルチプレク
サ９６にフィードバックされるのと同様に、マルチプレ
ク３ す１０４に与えられる。シフトレジスタＲＩＢの出力は
またマルチプレクサ１０４に与えられる。
タル入力回路６６から入力を受け、かつ、１ビツト加算
器ＳＡＩに出力を与えるシフトレジスタＲＯ、マルチプ
レクサ９６およびシフトレジスタＲＩＢからなる。マル
チプレクサ９６の出力は、シフトレジスタＲＩＡに与え
られる。シフトレジスタＲＩＡの出力は、マルチプレク
サ９６にフィードバックされるのと同様に、マルチプレ
ク３ す１０４に与えられる。シフトレジスタＲＩＢの出力は
またマルチプレクサ１０４に与えられる。
マルチプレクサ１０４の出力は、１ビツト加算器ＳＡＩ
に与えられるのと同様にマルチプレクサ８４に与えられ
る。加算器ＳＡＩの出力はまたマルチプレクサ８４に与
えられる。第１のディジタルセル回路６８の出力でもあ
るマルチプレクサ８４の出力は、シフトレジスタＲＯに
与えられるのと同様に、第２のディジタルセル回路７０
の１ビツト加算器ＳＡ２に与えられる。第２のディジタ
ルセル回路７０はさらに、マルチプレクサ８４の出力を
も受けるマルチプレクサ１０６を含む。シフトレジスタ
Ｒ２の出力は、マルチプレクサ１０６にフィードバック
されるのと同様にマルチプレクサ１０８に与えられ、か
つ、１ビツト加算器ＳＡ２に与えられる。１ビツト加算
器ＳＡ２の出力はまたマルチプレクサ１０８に与えられ
る。第２のディジタルセル回路７０の出力でもあるマル
チプレクサ１０８の出力は、第２のディジタルセル回路
７２の１ビツト加算器ＳＡ３およびマルチプレ４ フサ１１０に与えられる。マルチプレクサ１１０の出力
はシフトレジスタＲ３に与えられる。さらに第２のディ
ジタルセル回路７２において、１ビツト加算器ＳＡ３の
出力はマルチプレクサ１］２に与えられ、かつ、マルチ
プレクサ１１０の出力はシフトレジスタＲ３に与えられ
る。シフトレジスタＲ３の出力は、マルチプレクサ１１
２．１ビツト加算器ＳＡ３およびマルチプレクサ１１０
にちえられる。第２のディジタルセル回路７２の出力で
もあるマルチプレクサ１１２の出力は、出力回路９２に
与えられる。
に与えられるのと同様にマルチプレクサ８４に与えられ
る。加算器ＳＡＩの出力はまたマルチプレクサ８４に与
えられる。第１のディジタルセル回路６８の出力でもあ
るマルチプレクサ８４の出力は、シフトレジスタＲＯに
与えられるのと同様に、第２のディジタルセル回路７０
の１ビツト加算器ＳＡ２に与えられる。第２のディジタ
ルセル回路７０はさらに、マルチプレクサ８４の出力を
も受けるマルチプレクサ１０６を含む。シフトレジスタ
Ｒ２の出力は、マルチプレクサ１０６にフィードバック
されるのと同様にマルチプレクサ１０８に与えられ、か
つ、１ビツト加算器ＳＡ２に与えられる。１ビツト加算
器ＳＡ２の出力はまたマルチプレクサ１０８に与えられ
る。第２のディジタルセル回路７０の出力でもあるマル
チプレクサ１０８の出力は、第２のディジタルセル回路
７２の１ビツト加算器ＳＡ３およびマルチプレ４ フサ１１０に与えられる。マルチプレクサ１１０の出力
はシフトレジスタＲ３に与えられる。さらに第２のディ
ジタルセル回路７２において、１ビツト加算器ＳＡ３の
出力はマルチプレクサ１］２に与えられ、かつ、マルチ
プレクサ１１０の出力はシフトレジスタＲ３に与えられ
る。シフトレジスタＲ３の出力は、マルチプレクサ１１
２．１ビツト加算器ＳＡ３およびマルチプレクサ１１０
にちえられる。第２のディジタルセル回路７２の出力で
もあるマルチプレクサ１１２の出力は、出力回路９２に
与えられる。
特に、マルチプレクサ］１２の出力は、スケーリングさ
れた出力をシフトレジスタＲ４に与えるスケーリング副
回路１１４に与えられる。シフトレジスタＲ４の出力は
、ライン２８を経てディジタル−アナログ変換装置１４
に与えられる。
れた出力をシフトレジスタＲ４に与えるスケーリング副
回路１１４に与えられる。シフトレジスタＲ４の出力は
、ライン２８を経てディジタル−アナログ変換装置１４
に与えられる。
補間回路１８は、ディジタル装置出力バス２４からライ
ン２６を経て出てゆくディジタル信号を受け、補間され
たディジタル信号をライン２８を経てディジタル−アナ
ログ回路１４に伝える。デ５ ィジタルーアナログ回路１４は、出てゆくアナログ信号
をライン３０を経てアナログ装置（第２図に図示せず）
に伝える。
ン２６を経て出てゆくディジタル信号を受け、補間され
たディジタル信号をライン２８を経てディジタル−アナ
ログ回路１４に伝える。デ５ ィジタルーアナログ回路１４は、出てゆくアナログ信号
をライン３０を経てアナログ装置（第２図に図示せず）
に伝える。
補間回路１８は、好ましくは、次の形式の伝達関数を有
する４段構造を利用して、出てゆくディジタル信号の補
間を行なう。
する４段構造を利用して、出てゆくディジタル信号の補
間を行なう。
１／２５６ （１＋ｚ−’ ） ２ （１＋ｚ−２）
２（１＋ｚ−’ ） ２ （１＋ｚ−８） ２−Ｈ＋
（ｚ）（１２） 等式（１２）は、等式（１２）の各項に対して、Ｈ＋
（ｚ）−［Ｈ＋ ＋ （Ｚ）＊Ｈ２＋ （ｚ）＊
Ｈａ ＋ （ｚ） ＊Ｉ（４夏 （２） ］
ここで、 Ｈ＋ ＋ （Ｚ）−１／４ （１＋２ｚ−’ ＋ｚ−
２）Ｈ２Ｉ （ｚ）−１／４ （１＋２ｚ−２＋ｚ−’
）以下同様 （１３）で
ある、ＨＪＩ （ｚ）の形式の４つの縦続接続されたブ
ロックとして認識され得る。
２（１＋ｚ−’ ） ２ （１＋ｚ−８） ２−Ｈ＋
（ｚ）（１２） 等式（１２）は、等式（１２）の各項に対して、Ｈ＋
（ｚ）−［Ｈ＋ ＋ （Ｚ）＊Ｈ２＋ （ｚ）＊
Ｈａ ＋ （ｚ） ＊Ｉ（４夏 （２） ］
ここで、 Ｈ＋ ＋ （Ｚ）−１／４ （１＋２ｚ−’ ＋ｚ−
２）Ｈ２Ｉ （ｚ）−１／４ （１＋２ｚ−２＋ｚ−’
）以下同様 （１３）で
ある、ＨＪＩ （ｚ）の形式の４つの縦続接続されたブ
ロックとして認識され得る。
たとえば、レジスタＲＯの入力において１６ ＫＨｚの
サンプリング速度で、補間されたディジタ６ 点信号の出力周波数は２５６ＫＨｚ（すなわち、ｘ １
６）である。
サンプリング速度で、補間されたディジタ６ 点信号の出力周波数は２５６ＫＨｚ（すなわち、ｘ １
６）である。
等式（１３）の伝達関数を使って、２のファクタにより
補間すると、出力が入力速度の２倍になるように、連続
するサンプル間の特間−領域実現にゼロが抑大される。
補間すると、出力が入力速度の２倍になるように、連続
するサンプル間の特間−領域実現にゼロが抑大される。
この補間の肪間−領域実現は、次の式（１４）により表
わされる。
わされる。
）／＋ （ｎ）＝１／４ ［ｘ （ｎ）＋２ｘ （ｎ
−１）＋ｘ （ｎ−２） ］
（１，４）ここで、サンプルｘ （ｎ−２） 、ｘ （
ｎ−１）、ｘ （ｎ）が（１５）になるように、１つお
きのサンプルはゼロである。
−１）＋ｘ （ｎ−２） ］
（１，４）ここで、サンプルｘ （ｎ−２） 、ｘ （
ｎ−１）、ｘ （ｎ）が（１５）になるように、１つお
きのサンプルはゼロである。
ｘ （ｎ−２） 、 ０． ｘ （ｎ−１） 、
０． ｘ （ｎ）０、ｘ （ｎ＋１）
（１５）４段補間器は、それゆえに、 □〉 として実現される。
０． ｘ （ｎ）０、ｘ （ｎ＋１）
（１５）４段補間器は、それゆえに、 □〉 として実現される。
７
このように、例示として、第１の（Ｉ１）段において、
■、。（ｎ−１）は １＋ｏ （ｎ １） −１／２ ［ｘ （ｎ １
） ＋０＋ｘ （ｎ−２）］
（Ｉ１）に等しく、また、 Ｌ ＋ （ｎ−１）＝１／２ ［０＋２ｘ （ｎ−１
）＋０］ （１７
）スケーリングファクタは挿入されたゼロを補うために
、２分の１に合わせられている。
■、。（ｎ−１）は １＋ｏ （ｎ １） −１／２ ［ｘ （ｎ １
） ＋０＋ｘ （ｎ−２）］
（Ｉ１）に等しく、また、 Ｌ ＋ （ｎ−１）＝１／２ ［０＋２ｘ （ｎ−１
）＋０］ （１７
）スケーリングファクタは挿入されたゼロを補うために
、２分の１に合わせられている。
補間ファクタ実現機能はこれ以降、明瞭さのために、Ｉ
ｄｂｂｂｂ、、、 （ｎ）の形式で示され、ここで、
ａ“は関係のある補間器段を示しくａ−１，２，３，
４）、“ｂｂｂｂ、、、”は連続する補間ファクタを示
す。
ｄｂｂｂｂ、、、 （ｎ）の形式で示され、ここで、
ａ“は関係のある補間器段を示しくａ−１，２，３，
４）、“ｂｂｂｂ、、、”は連続する補間ファクタを示
す。
このように、上で説明されたゼロ捕入動作を通じて、各
補間器段（Ｉ４、Ｉ２、Ｉ３．１４）は、各入力に対し
て２つの時間−領域実現を発生する。
補間器段（Ｉ４、Ｉ２、Ｉ３．１４）は、各入力に対し
て２つの時間−領域実現を発生する。
補間器段Ｉ４は、それゆえに、１６の時間−領域補間フ
ァクターを発生するであろう。
ァクターを発生するであろう。
たとえば補間器段１１は、
８
１＋ ｏ （ｎ） ＝１／２ Ｅｘ （ｎ）
＋ｘ （ｎｌ）］
（Ｉ１）および １、＋ （ｎ）＝１／２ ［２ｘ （ｎ）］ （
Ｉ１）を発生するであろう。
＋ｘ （ｎｌ）］
（Ｉ１）および １、＋ （ｎ）＝１／２ ［２ｘ （ｎ）］ （
Ｉ１）を発生するであろう。
このように、たとえば、サンプルｘ （ｎ）が到達する
補間器の１つの段に対して、ブロックＩ。
補間器の１つの段に対して、ブロックＩ。
は、ｘ （ｎ＋１）がその２つの出力が等式（１８）お
よび等式（１つ）の形式であるところに到達する前に、
２度出力する。
よび等式（１つ）の形式であるところに到達する前に、
２度出力する。
全体の補開鎖はその後、下に示されるように、１つの入
力サンプルｘ （ｎ）に対して１６の出力サンプルを生
じるように発生され得る。
力サンプルｘ （ｎ）に対して１６の出力サンプルを生
じるように発生され得る。
工１０（ｎ） 工２００（ｎ） 工３０００
（ｎ）■、。。、（ｎ） 工２０１ （ｎ） ■、。、。（ｎン工３
０１１（ｎ） 工、。。。。（ｎ） 工４０００１（” ■、。。、ｏ（ｎ） 工。。。１．（ｎ） Ｉ４１＋＋＋（ｎ） ■、。ＴＯ’＋（”） 工、。＋１０（”） 工４０１１１ （ｎ） ９ ■、、 （ｎ） 工２１０（ｎ） 工３１００（ｎ） ■。、
。。ｏ（ｎ）工。ｆｏｏｌ（ｎ） Ｉ３１０１（ｎ） 工４＋ｏ＋ｏ（ｎ）■。＋０１
１（ｎ） ■２７．（ｎ） ■ｍｏ（ｎ） 工。＋１０
０（ｎ）■ｚ＋１ｏ＋ （ｎ） ■３１Ｎ（ｎ） Ｉ４７，１０（”）工。、１１１
（ｎ） ここで、 １＋ ｏ （ｎ）−Ｋ（ｘ （ｎ）＋ｘ （ｎ−１）
１ ＋ ＋ （ｎ） ＝ｘ （ｎ） １２００ （ｎ）＝／（１＋ｏ （ｎ）＋１１）） １２０１ （ｎ）−１ｔｏ （ｎ）１２ ＋ ｏ
（ｎ） ＝！’ｆｆ１（Ｌ ｏ （ｎ） ＋１１） Ｉ２ ＋ ＋ （ｎ） −１＋ ＋ （ｎ
）（ｎ） Ｉ３００゜（ｎ）＝／（Ｉ２ｏ ｏ （ｎ）＋１２
＋ ＋ （ｎ−１）） （ｎ）＝ｒ２００ （ｎ） （ｎ） ＝／Ｒ（１２００（ｎ） ＋Ｉ２０１ （ｎ）） ０ ３０Ｑ ３０１０ Ｉ３０１ （ｎ）＝Ｉ２ｏ ＋ （ｎ） Ｉ ａ ＋ ｏ ｏ （ｎ） ＝／ｆｆ１（Ｌ Ｏ＋
（ｎ）＋１２．。（ｎ）） １３ ＋ ｏ ＋ （ｎ）−１２，０（ｎ）Ｉ３４
．。（ｎ） ＝／２ （１２１０（ｎ）＋Ｉ２１１（ｎ
）） Ｉ３ ＋ Ｉ ｌ （ｎ） ＝１２ ＋
Ｉ （ｎ）１４ ｏ ｏ ｏ ｏ （ｎ） −、Ｋ
（Ｉａ ｏ ｏ ｏ （ｎ）＋１ａ＋＋＋ （ｎ
１）） Ｉ４０００１ （ｎ）−１３ｏｏｏ （ｎ）１４
ｏ ｏ ＋ ｏ （ｎ） Ｊ（Ｉａｏ ｏ ｏ （ｎ）
十Ｉａｏｏ＋ （ｎ）） Ｉ４００＋１ （ｎ）−１３ｏｏ ＋ （ｎ） ４０ ４０１０１ １４０＋１０ （ｎ） −／ｆｆ１（Ｉ ａ ｏ ｏ ＋ （ｎ）＋Ｉ
ａｏ＋ｏ （ｎ）） （ｎ）−１ａｏ＋ 。 （ｎ） （ｎ） −ｙ２（Ｉ ａ ｏ ＋。（ｎ）１ ＋■３ｏ 。
（ｎ）■、。。、（ｎ） 工２０１ （ｎ） ■、。、。（ｎン工３
０１１（ｎ） 工、。。。。（ｎ） 工４０００１（” ■、。。、ｏ（ｎ） 工。。。１．（ｎ） Ｉ４１＋＋＋（ｎ） ■、。ＴＯ’＋（”） 工、。＋１０（”） 工４０１１１ （ｎ） ９ ■、、 （ｎ） 工２１０（ｎ） 工３１００（ｎ） ■。、
。。ｏ（ｎ）工。ｆｏｏｌ（ｎ） Ｉ３１０１（ｎ） 工４＋ｏ＋ｏ（ｎ）■。＋０１
１（ｎ） ■２７．（ｎ） ■ｍｏ（ｎ） 工。＋１０
０（ｎ）■ｚ＋１ｏ＋ （ｎ） ■３１Ｎ（ｎ） Ｉ４７，１０（”）工。、１１１
（ｎ） ここで、 １＋ ｏ （ｎ）−Ｋ（ｘ （ｎ）＋ｘ （ｎ−１）
１ ＋ ＋ （ｎ） ＝ｘ （ｎ） １２００ （ｎ）＝／（１＋ｏ （ｎ）＋１１）） １２０１ （ｎ）−１ｔｏ （ｎ）１２ ＋ ｏ
（ｎ） ＝！’ｆｆ１（Ｌ ｏ （ｎ） ＋１１） Ｉ２ ＋ ＋ （ｎ） −１＋ ＋ （ｎ
）（ｎ） Ｉ３００゜（ｎ）＝／（Ｉ２ｏ ｏ （ｎ）＋１２
＋ ＋ （ｎ−１）） （ｎ）＝ｒ２００ （ｎ） （ｎ） ＝／Ｒ（１２００（ｎ） ＋Ｉ２０１ （ｎ）） ０ ３０Ｑ ３０１０ Ｉ３０１ （ｎ）＝Ｉ２ｏ ＋ （ｎ） Ｉ ａ ＋ ｏ ｏ （ｎ） ＝／ｆｆ１（Ｌ Ｏ＋
（ｎ）＋１２．。（ｎ）） １３ ＋ ｏ ＋ （ｎ）−１２，０（ｎ）Ｉ３４
．。（ｎ） ＝／２ （１２１０（ｎ）＋Ｉ２１１（ｎ
）） Ｉ３ ＋ Ｉ ｌ （ｎ） ＝１２ ＋
Ｉ （ｎ）１４ ｏ ｏ ｏ ｏ （ｎ） −、Ｋ
（Ｉａ ｏ ｏ ｏ （ｎ）＋１ａ＋＋＋ （ｎ
１）） Ｉ４０００１ （ｎ）−１３ｏｏｏ （ｎ）１４
ｏ ｏ ＋ ｏ （ｎ） Ｊ（Ｉａｏ ｏ ｏ （ｎ）
十Ｉａｏｏ＋ （ｎ）） Ｉ４００＋１ （ｎ）−１３ｏｏ ＋ （ｎ） ４０ ４０１０１ １４０＋１０ （ｎ） −／ｆｆ１（Ｉ ａ ｏ ｏ ＋ （ｎ）＋Ｉ
ａｏ＋ｏ （ｎ）） （ｎ）−１ａｏ＋ 。 （ｎ） （ｎ） −ｙ２（Ｉ ａ ｏ ＋。（ｎ）１ ＋■３ｏ 。
（ｎ））
Ｉ４０１
（ｎ）＝Ｉａ。１１ （ｎ）
１４１゜。。（ｎ）＝イ（Ｉａ。４．（ｎ）＋ １ ３
首 ｏｏ（ｎ）） Ｉ４１００１ （ｎ）＝Ｉａ＋ｏｏ （ｎ）１４
＋ ｏ ＋ ｏ （ｎ）−Ｘ（Ｉ３＋ ｏ ｏ （ｎ）
＋１３ 、。、（ｎ）） Ｉ４ ｔｏ ＋ ＋ （ｎ）−Ｉｓ ｔｏ
＋ （ｎ）１４ ＋ Ｉ ＯＯ（ｎ） −／２（Ｉ
ａ ＋ ｏ ＋ （ｎ）＋１３＋＋ 。 （ｎ）） １４ ＋ ｔｏ ＋ （ｎ） −１３１１０
（ｎ）１４ Ｉ＋ ＋ ｏ （ｎ） −’／Ａ（１３＋
Ｉ ｏ （ｎ）＋１ａ＋＋＋ （ｎ）） Ｉ４１＋＋＋ （ｎ）＝Ｉ３ ＋＋＋ （ｎ）補間
回路１８は、第３図に示されるように補間を行なう。サ
ンプルｘ （ｎ）の到達の前に、先行するサンプルｘ（
ｎ−１）がシフトレジスタＲＩＡ、ＲＩ Ｂ、Ｒ２およ
びＲ３にある。この状態は、２ 計算の方法の結果として直接生じ、１つの入力サンプル
ｘ （ｎ）からの１６の出力の発生に続いて、サンプル
ｘ （ｎ）はシフトレジスタＲ１ＡＳＲＩＢＳＲ２およ
びＲ３に保持されるであろう。
首 ｏｏ（ｎ）） Ｉ４１００１ （ｎ）＝Ｉａ＋ｏｏ （ｎ）１４
＋ ｏ ＋ ｏ （ｎ）−Ｘ（Ｉ３＋ ｏ ｏ （ｎ）
＋１３ 、。、（ｎ）） Ｉ４ ｔｏ ＋ ＋ （ｎ）−Ｉｓ ｔｏ
＋ （ｎ）１４ ＋ Ｉ ＯＯ（ｎ） −／２（Ｉ
ａ ＋ ｏ ＋ （ｎ）＋１３＋＋ 。 （ｎ）） １４ ＋ ｔｏ ＋ （ｎ） −１３１１０
（ｎ）１４ Ｉ＋ ＋ ｏ （ｎ） −’／Ａ（１３＋
Ｉ ｏ （ｎ）＋１ａ＋＋＋ （ｎ）） Ｉ４１＋＋＋ （ｎ）＝Ｉ３ ＋＋＋ （ｎ）補間
回路１８は、第３図に示されるように補間を行なう。サ
ンプルｘ （ｎ）の到達の前に、先行するサンプルｘ（
ｎ−１）がシフトレジスタＲＩＡ、ＲＩ Ｂ、Ｒ２およ
びＲ３にある。この状態は、２ 計算の方法の結果として直接生じ、１つの入力サンプル
ｘ （ｎ）からの１６の出力の発生に続いて、サンプル
ｘ （ｎ）はシフトレジスタＲ１ＡＳＲＩＢＳＲ２およ
びＲ３に保持されるであろう。
検査により確かめられるように、１１ｏ （ｎ）を計算
するために１＋ ＋ （ｎ−１） ＝ｘ （ｎ−１）
が必要とされざるので、この状態は、補間回路１８の構
造を簡単にする。同様に、 Ｉ２００ （ｎ）は、計算のためにＩＩ、（ｎｌ）を
必要とし、かつ、■、。。。（ｎ）は、１２１１ （
ｎ １）、すなわち、Ｉ＋＋（ｎｌ）を必要とし、か
つ、Ｉｎｏｏｏ（ｎ）は、Ｉ３（ｎ−１）、すなわち、
Ｉ２＋１ （ｎ １）、すなわち、Ｉ＋＋（ｎｌ）
を必要とする。
するために１＋ ＋ （ｎ−１） ＝ｘ （ｎ−１）
が必要とされざるので、この状態は、補間回路１８の構
造を簡単にする。同様に、 Ｉ２００ （ｎ）は、計算のためにＩＩ、（ｎｌ）を
必要とし、かつ、■、。。。（ｎ）は、１２１１ （
ｎ １）、すなわち、Ｉ＋＋（ｎｌ）を必要とし、か
つ、Ｉｎｏｏｏ（ｎ）は、Ｉ３（ｎ−１）、すなわち、
Ｉ２＋１ （ｎ １）、すなわち、Ｉ＋＋（ｎｌ）
を必要とする。
第３図を参照して、マトリックスの列方向の分割は、マ
トリックスの頂部で時間期間１−１６および、次のサイ
クルの第１のクロックパルスを示す１に、線で描かれる
。各期間は、継続期間における１個のクロックパルスで
ある。行方向の分割は、補間回路１８の中の、関連する
直列加算器Ｓ３ Ａｌ、ＳＡ２およびＳＡ３を伴う様々なレジスタＲＯ１
ＲＩＡＳＲＩＢＳＲ２、Ｒ３およびＲ４を表わす。
トリックスの頂部で時間期間１−１６および、次のサイ
クルの第１のクロックパルスを示す１に、線で描かれる
。各期間は、継続期間における１個のクロックパルスで
ある。行方向の分割は、補間回路１８の中の、関連する
直列加算器Ｓ３ Ａｌ、ＳＡ２およびＳＡ３を伴う様々なレジスタＲＯ１
ＲＩＡＳＲＩＢＳＲ２、Ｒ３およびＲ４を表わす。
したがって、第３図のマトリックスの各ボックスは、特
定の時間期間の間に特定のレジスタおよび特定の直列加
算器により達成される機能を表わす。
定の時間期間の間に特定のレジスタおよび特定の直列加
算器により達成される機能を表わす。
第３図を参照して、期間１の間で、サンプルＸ（ｎ）は
、出力バス２４からライン２６およびディジタル入力回
路６６を経てレジスタＲＯにロードされ、レジスタＲＩ
Ａの内容（サンプルｘ （ｎｌ））およびレジスタＲＯ
の内容（サンプルＸ（ｎ））が直列加算器ＳＡＩに加え
られ、■、。
、出力バス２４からライン２６およびディジタル入力回
路６６を経てレジスタＲＯにロードされ、レジスタＲＩ
Ａの内容（サンプルｘ （ｎｌ））およびレジスタＲＯ
の内容（サンプルＸ（ｎ））が直列加算器ＳＡＩに加え
られ、■、。
であるその合＝１の結果がレジスタＲＯにシフトされる
。ＩＩ＋であるｘ （ｎ）は、逆戻りしてレジスタＲＩ
Ａに書込まれる。
。ＩＩ＋であるｘ （ｎ）は、逆戻りしてレジスタＲＩ
Ａに書込まれる。
このように、この時点で、補間ファクタＩＩＩ（ｎ）で
もあるサンプルｘ （ｎ）がレジスタＲＩＡにある。補
間ファクタ（１＋。（ｎ）、Ｉ２゜ｏ （ｎ）のよう
なものなど）のあるものを計算す４ るために必要とされる“２分の１”ファクタは、クロッ
キング制御により与えられる。つまり、“２分の１″フ
アクタが補間ファクタ計算のために必要とされると、そ
の計算の要素は要求に応じて組合わされ、かつ、レジス
タに記憶される。それからその要素は、それぞれの補間
ファクタの計算の完了の前に、１桁右ヘシフトされる（
すなわち、÷２）。このような態様で、最下位加算器出
力ビットは失われ、第２の下位出力ビットが最下位出力
ビットとなる、すなわち÷２、になる。
もあるサンプルｘ （ｎ）がレジスタＲＩＡにある。補
間ファクタ（１＋。（ｎ）、Ｉ２゜ｏ （ｎ）のよう
なものなど）のあるものを計算す４ るために必要とされる“２分の１”ファクタは、クロッ
キング制御により与えられる。つまり、“２分の１″フ
アクタが補間ファクタ計算のために必要とされると、そ
の計算の要素は要求に応じて組合わされ、かつ、レジス
タに記憶される。それからその要素は、それぞれの補間
ファクタの計算の完了の前に、１桁右ヘシフトされる（
すなわち、÷２）。このような態様で、最下位加算器出
力ビットは失われ、第２の下位出力ビットが最下位出力
ビットとなる、すなわち÷２、になる。
第３図についての対称があるが、それは、加算器ＳＡＩ
の動作にまで及ばない。加算器ＳＡＩにより行なわれる
べき次に要求される計算が、期間２において現れること
を保証するために、計算のパイプライン化がある。これ
は結果として、第１の補間ファクタ（１４ｏ ｏ ｏ
ｏ ）が期間２の間で実際にレジスタＲ４にシフトされ
ることをもたらす。もし加算器ＳＡＩが、期間１の間で
１４００ｏｏを生じるために必要な計算を行なうために
期間１の間で用いられるとすれば、加算器ＳＡＩは、５ １０ＭＨｚより大きい周波数で動作することが必要とな
ろう。
の動作にまで及ばない。加算器ＳＡＩにより行なわれる
べき次に要求される計算が、期間２において現れること
を保証するために、計算のパイプライン化がある。これ
は結果として、第１の補間ファクタ（１４ｏ ｏ ｏ
ｏ ）が期間２の間で実際にレジスタＲ４にシフトされ
ることをもたらす。もし加算器ＳＡＩが、期間１の間で
１４００ｏｏを生じるために必要な計算を行なうために
期間１の間で用いられるとすれば、加算器ＳＡＩは、５ １０ＭＨｚより大きい周波数で動作することが必要とな
ろう。
パイプライン化計算により、第３図に示されるように、
加算器ＳＡＩにより行なわれる計算を必要としない、先
行するサイクルにとって最後の補間ファクタ（１４＋
＋ ＋ ＋ （ｎ−１） ）は、期間１の間にレジス
タＲ４にシフトされる。
加算器ＳＡＩにより行なわれる計算を必要としない、先
行するサイクルにとって最後の補間ファクタ（１４＋
＋ ＋ ＋ （ｎ−１） ）は、期間１の間にレジス
タＲ４にシフトされる。
このように、加算器ＳＡＩは、加算器ＳＡ２および加算
器ＳＡ３と同じ速度で動作され、好ましくは、おおよそ
３．９μ秒の補間器出力期間を生じるであろう。
器ＳＡ３と同じ速度で動作され、好ましくは、おおよそ
３．９μ秒の補間器出力期間を生じるであろう。
引き続き第３図で、時間期間２の間に、レジスタＲＩＢ
内容（１＋＋ （ｎ １））は、適切にスケーリン
グされたレジスタＲＯの内容（１＋ ｏ ）とともに加
えられ、補間ファクタ１２００を計算し、かつ、Ｉ２０
０はレジスタＲ２にシフトされる。さらに時間期間２の
間で、レジスタＲ２の内容（Ｉｚ＋＋ （ｎ １）−
１＋＋ （ｎ １））は加算器ＳＡ２によってＩ２０
０と組合わされてＩａｏｏｏを生じ、その結果はレジス
タＲ３にシフ６ トされる。加算器ＳＡ３は１３０００とレジスタＲ３の
内容（先行する計算サイクル以来レジスタＲ３にあるｌ
３１１＋ （ｎ １）＝Ｉ＋＋ （ｎｌ））とを
組合わせて１４００００を計算し、Ｉ４００００は期間
２の間にレジスタＲ４にシフトされる。
内容（１＋＋ （ｎ １））は、適切にスケーリン
グされたレジスタＲＯの内容（１＋ ｏ ）とともに加
えられ、補間ファクタ１２００を計算し、かつ、Ｉ２０
０はレジスタＲ２にシフトされる。さらに時間期間２の
間で、レジスタＲ２の内容（Ｉｚ＋＋ （ｎ １）−
１＋＋ （ｎ １））は加算器ＳＡ２によってＩ２０
０と組合わされてＩａｏｏｏを生じ、その結果はレジス
タＲ３にシフ６ トされる。加算器ＳＡ３は１３０００とレジスタＲ３の
内容（先行する計算サイクル以来レジスタＲ３にあるｌ
３１１＋ （ｎ １）＝Ｉ＋＋ （ｎｌ））とを
組合わせて１４００００を計算し、Ｉ４００００は期間
２の間にレジスタＲ４にシフトされる。
期間２の間で、Ｉ ＋ ｏ ／ Ｉ ２０１はレジスタ
ＲＩＢに再び書込まれ、１２００／１３（＋０１はレジ
スタＲ２に再び書込まれ、かつ、ｒ３ｏｏｏ／１４００
０１はレジスタＲ３に再び書込まれる。
ＲＩＢに再び書込まれ、１２００／１３（＋０１はレジ
スタＲ２に再び書込まれ、かつ、ｒ３ｏｏｏ／１４００
０１はレジスタＲ３に再び書込まれる。
第３図の時間期間３の間で、レジスタＲＩＡはサンプル
ｘ （ｎ）（Ｉｔ ＋ も）を記憶し続け、レジスタＲ
ＩＢはＩ、。／ Ｉ ２０１を記憶しており、レジスタ
Ｒ２はＩ２００／３゜。１を記憶しており、レジスタＲ
３は１４０００１（それはまたｌ３０００でもある）を
レジスタＲ４に書込み、かつ、１３０００／１４０００
１はレジスタＲ３に再び書込まれる。
ｘ （ｎ）（Ｉｔ ＋ も）を記憶し続け、レジスタＲ
ＩＢはＩ、。／ Ｉ ２０１を記憶しており、レジスタ
Ｒ２はＩ２００／３゜。１を記憶しており、レジスタＲ
３は１４０００１（それはまたｌ３０００でもある）を
レジスタＲ４に書込み、かつ、１３０００／１４０００
１はレジスタＲ３に再び書込まれる。
第３図の時間期間４の間で、レジスタＲＩＡはＩＩ＋を
記憶装置に保持し続ける。加算器ＳＡ３７ はレジスタＲ２からの１３００１ とレジスタＲ３から
の１３０００とを組合わせ、先に説明されたような右シ
フトによる適切なスケーリングでｌ４ｏｏ ｔｏを計算
する。１３００１／１４００はレジスタＲ３に再び書込
まれ、１２００はレジスタＲ２に再び書込まれる。
記憶装置に保持し続ける。加算器ＳＡ３７ はレジスタＲ２からの１３００１ とレジスタＲ３から
の１３０００とを組合わせ、先に説明されたような右シ
フトによる適切なスケーリングでｌ４ｏｏ ｔｏを計算
する。１３００１／１４００はレジスタＲ３に再び書込
まれ、１２００はレジスタＲ２に再び書込まれる。
第３図の時間期間５の間で、レジスタＲＩＡはＩＩ＋を
記憶し続け、レジスタＲ３は１３００１／１４００＋１
をレジスタＲ４にシフトし、ｌ３ｏｏ＋はレジスタＲ３
に再び書込まれる。
記憶し続け、レジスタＲ３は１３００１／１４００＋１
をレジスタＲ４にシフトし、ｌ３ｏｏ＋はレジスタＲ３
に再び書込まれる。
第３図に示される６番目の時間期間の間で、補間ファク
タＩ、。／１２０１は、ファクタ■、。
タＩ、。／１２０１は、ファクタ■、。
が１２１０の次の計算（後に、時間期間１０において）
に利用できるように、シフトレジスタＲＯにシフトされ
る。さらに、時間期間６において、レジスタＲ２のその
ときの内容（Ｉ２ ｏ ｏ ）は加算器ＳＡ２によって
、第１のディジタルセル回路６８の出力（シフトレジス
タＲＩＢからクロック動作されたＩ２ａ＋）と組合わさ
れてＩ、。）。
に利用できるように、シフトレジスタＲＯにシフトされ
る。さらに、時間期間６において、レジスタＲ２のその
ときの内容（Ｉ２ ｏ ｏ ）は加算器ＳＡ２によって
、第１のディジタルセル回路６８の出力（シフトレジス
タＲＩＢからクロック動作されたＩ２ａ＋）と組合わさ
れてＩ、。）。
を生じる。■、。１ｏは、直列側２％器ＳＡ３によ８
って、レジスタＲ３のそのときの内容（１３゜。
＋ ／ Ｉ ４００１１ ）と組合わされて１４０１０
０を生じる。Ｉａｏ ＋ ＋ ／Ｉ２０ ＋はレジスタ
Ｒ２に再び書込まれ、Ｉ３ｏ Ｔｏ／１４０１０ ＋は
レジスタＲ３に再び書込まれる。
０を生じる。Ｉａｏ ＋ ＋ ／Ｉ２０ ＋はレジスタ
Ｒ２に再び書込まれ、Ｉ３ｏ Ｔｏ／１４０１０ ＋は
レジスタＲ３に再び書込まれる。
時間期間７の間で、Ｉ４ｏ＋ｏ＋は、レジスタＲ３から
レジスタＲ４に書込まれ、かつ、レジスタＲ３にも再び
書込まれる。
レジスタＲ４に書込まれ、かつ、レジスタＲ３にも再び
書込まれる。
時間期間８において、直列加算器ＳＡ３は、レジスタＲ
２からのＩ、。４．と、レジスタＲ３のそのときある内
容（Ｉ３ｏ＋。）とを組合わせて１４０＋１０を生じる
。期間８の間ではまた、Ｉ２０１ ／ Ｉ ａ ｏ ＋
＋がレジスタＲ２に再び書込まれ、Ｉ３ｏ ＋ ＋／
Ｉａｏ ＋ ＋ ＋がレジスタＲ３に再び書込まれ、Ｉ
４０１１０がレジスタＲ４に書込まれる。
２からのＩ、。４．と、レジスタＲ３のそのときある内
容（Ｉ３ｏ＋。）とを組合わせて１４０＋１０を生じる
。期間８の間ではまた、Ｉ２０１ ／ Ｉ ａ ｏ ＋
＋がレジスタＲ２に再び書込まれ、Ｉ３ｏ ＋ ＋／
Ｉａｏ ＋ ＋ ＋がレジスタＲ３に再び書込まれ、Ｉ
４０１１０がレジスタＲ４に書込まれる。
時間期間９において’ｔ’４０１１１はレジスタＲ４に
書込まれ、かつ、後の利用のためにレジスタＲ３に再び
書込まれる。
書込まれ、かつ、後の利用のためにレジスタＲ３に再び
書込まれる。
時間期間１０において、時間期間６の間にレジ９
スタＲＯに書込まれたレジスタＲＯの内容（Ｉｔ。）は
、加算器Ｓ Ａ １によって、レジスタＲＩＡの内容（
１＋＋）と組合わされてＩ２１゜を生じるが、１２１０
は、順に、加算器ＳＡ２によって、レジスタＲ２のその
ときの内容（１２０＋）と組合わされて１３１００を生
じる。ＩＩ＋はレジスタＲＩＡに再び書込まれる。１３
＋００は、加算器ＳＡ３によってレジスタＲ３のそのと
きの内容（Ｉａｏ＋＋）と組合わされて１４１０００を
坐し、Ｉ４１０００はレジスタＲ４に書込まれる。
、加算器Ｓ Ａ １によって、レジスタＲＩＡの内容（
１＋＋）と組合わされてＩ２１゜を生じるが、１２１０
は、順に、加算器ＳＡ２によって、レジスタＲ２のその
ときの内容（１２０＋）と組合わされて１３１００を生
じる。ＩＩ＋はレジスタＲＩＡに再び書込まれる。１３
＋００は、加算器ＳＡ３によってレジスタＲ３のそのと
きの内容（Ｉａｏ＋＋）と組合わされて１４１０００を
坐し、Ｉ４１０００はレジスタＲ４に書込まれる。
期間１０の間ではまた、１３１゜。Ｉ１４．。。
１はレジスタＲ３に再び書込まれ、Ｉ ２１０ ／ １
３、。１は、レジスタＲ２に再び書込まれる。
３、。１は、レジスタＲ２に再び書込まれる。
期間１１の間で、■１．は、レジスタＲＩＡからレジス
タＲＯへ書込まれ、かつ、レジスタＲ１Ａにも再び書込
まれる。期間１１の間ではまた、Ｉ４１００１がレジス
タＲ４に書込まれ、Ｉ３１゜Ｏ／Ｉ４＋。。、がレジス
タＲ３に再び書込まれる。
タＲＯへ書込まれ、かつ、レジスタＲ１Ａにも再び書込
まれる。期間１１の間ではまた、Ｉ４１００１がレジス
タＲ４に書込まれ、Ｉ３１゜Ｏ／Ｉ４＋。。、がレジス
タＲ３に再び書込まれる。
時間期間１２において、レジスタＲＯの内容０
（Ｉ＋＋）は、次の通過の間でのさらなる利用のために
、レジスタＲＩＢに書込まれる。加算器ＳＡ３は、■。
、レジスタＲＩＢに書込まれる。加算器ＳＡ３は、■。
＋０１ とレジスタＲ３のそのときの内容（■３．。。
）とを組合わせてＩ４１０＋０を生じる。また期間１２
の間で、Ｉ２１０／１３１０１はレジスタＲ２に再び書
込まれ、ｌ３１０１／１４１０１１はレジスタＲ３に再
び書込まれ、１４１０１０はレジスタＲ４に書込まれる
。
の間で、Ｉ２１０／１３１０１はレジスタＲ２に再び書
込まれ、ｌ３１０１／１４１０１１はレジスタＲ３に再
び書込まれ、１４１０１０はレジスタＲ４に書込まれる
。
期間１３の間で、Ｉ４．。７．はレジスタＲ４に書込ま
れ、かつ、１３＋。Ｉ／Ｉ４１゜７．はレジスタＲ３に
再び書込まれる。
れ、かつ、１３＋。Ｉ／Ｉ４１゜７．はレジスタＲ３に
再び書込まれる。
期間１４の間で、加算器ＳＡ２は、レジスタＲ１Ａから
ＩＩ＋／１２＋１を受け、かつ、Ｉ２、とレジスタＲ２
のそのときの内容（１２＋ ｏとを組合わせて１３１１
０を生じる。加算器ＳＡ３は、レジスタＲ２から１３１
．。を受け、かつ、■、１．。とレジスタＲ３のそのと
きある内容（Ｉ３．。、）とを組合わせてＩ４４．。。
ＩＩ＋／１２＋１を受け、かつ、Ｉ２、とレジスタＲ２
のそのときの内容（１２＋ ｏとを組合わせて１３１１
０を生じる。加算器ＳＡ３は、レジスタＲ２から１３１
．。を受け、かつ、■、１．。とレジスタＲ３のそのと
きある内容（Ｉ３．。、）とを組合わせてＩ４４．。。
を生じ、Ｉ４１．。。をレジスタＲ４に書込む。また期
間１４の間で、■７．はレジスタＲＩＡに再び１ 書込まれ、１２ ＋ ＋／Ｉａ ＋ ＋ ＋はレジスタ
Ｒ２に再び書込まれ、Ｉａ＋ ＩＱ／１４ ＋ Ｉｏ＋
はレジスタＲ３に再び書込まれる。
間１４の間で、■７．はレジスタＲＩＡに再び１ 書込まれ、１２ ＋ ＋／Ｉａ ＋ ＋ ＋はレジスタ
Ｒ２に再び書込まれ、Ｉａ＋ ＩＱ／１４ ＋ Ｉｏ＋
はレジスタＲ３に再び書込まれる。
時間期間１５の間で、１４１１０１はレジスタＲ４に書
込まれ、かつ、ｌ３１１０／１４＋１０、はレジスタＲ
３に再び書込まれる。
込まれ、かつ、ｌ３１１０／１４＋１０、はレジスタＲ
３に再び書込まれる。
期間１６の間で、加算器ＳＡ３はレジスタＲ２から１２
＋＋／Ｉ３＋＋＋を受け・かつ・ １２１１／１３＋１
１ とレジスタＲ３のそのときの内容（Ｉ３＋＋ｏ）と
を組合わせて１４１１１０を生じ、１４１１１゜をレジ
スタＲ４に書込む。また期間１６の間で、Ｉ２＋＋／Ｉ
ｓ＋＋＋はレジスタＲ２に再び書込まれ、Ｉａ＋＋＋／
Ｉｑ＋＋＋、はレジスタＲ３に再び書込まれる。
＋＋／Ｉ３＋＋＋を受け・かつ・ １２１１／１３＋１
１ とレジスタＲ３のそのときの内容（Ｉ３＋＋ｏ）と
を組合わせて１４１１１０を生じ、１４１１１゜をレジ
スタＲ４に書込む。また期間１６の間で、Ｉ２＋＋／Ｉ
ｓ＋＋＋はレジスタＲ２に再び書込まれ、Ｉａ＋＋＋／
Ｉｑ＋＋＋、はレジスタＲ３に再び書込まれる。
次の（ｘ（ｎ＋１））サイクルの時間期間１の間で、１
４１１１１はレジスタＲ４に書込まれ、Ｉａ＋＋＋／Ｉ
ｎ＋＋＋＋はレジスタＲ３に再び書込まれる。同時に、
レジスタＲＯは、補間のために、次のサンプルＸ （ｎ
＋１）を受ける。
４１１１１はレジスタＲ４に書込まれ、Ｉａ＋＋＋／Ｉ
ｎ＋＋＋＋はレジスタＲ３に再び書込まれる。同時に、
レジスタＲＯは、補間のために、次のサンプルＸ （ｎ
＋１）を受ける。
したがって、レジスタＲＩＡ、ＲＩＢＳＲ２お２
よびＲ３のすべては、今、サンプルｘ （ｎ＋１）が次
のサイクルで補間される、次の通過の間での計算に利用
できるｘ （ｎ）を含む。
のサイクルで補間される、次の通過の間での計算に利用
できるｘ （ｎ）を含む。
さらに、１６の補間サンプルが、１つのもとのサンプル
ｘ （ｎ）から発生し、かつ、レジスタＲ４に渡された
が、それらは、先に説明されたように出てゆくアナログ
信号への変換のために、レジスタＲ４からライン２８を
経てディジタル−アナログ装置］４にクロック動作され
てもよい。
ｘ （ｎ）から発生し、かつ、レジスタＲ４に渡された
が、それらは、先に説明されたように出てゆくアナログ
信号への変換のために、レジスタＲ４からライン２８を
経てディジタル−アナログ装置］４にクロック動作され
てもよい。
第４図を参照して、この発明の好ましい実施例のモジュ
ラ設計を示す概略ブロック図が表わされる。補間回路１
８は補間器モジュール１９からなる。付加的な補間器モ
ジュールが、所望に応じてさらなる補間を行なうために
加えられてもよく、そのような付加的な任意の補間器モ
ジュールが、第４図に、補間器モジュール１９ａを表わ
す点線表現によって表わされる。補間器モジュール１９
は、第１のディジタルセル回路６８および第２のディジ
タルセル回路７０．７２．７３からなる。
ラ設計を示す概略ブロック図が表わされる。補間回路１
８は補間器モジュール１９からなる。付加的な補間器モ
ジュールが、所望に応じてさらなる補間を行なうために
加えられてもよく、そのような付加的な任意の補間器モ
ジュールが、第４図に、補間器モジュール１９ａを表わ
す点線表現によって表わされる。補間器モジュール１９
は、第１のディジタルセル回路６８および第２のディジ
タルセル回路７０．７２．７３からなる。
第２のディジタルセル回路７２および７３で示さ３
れるように、所望に応じてより大きい程度の補間を行な
うために、所与の補間器モジュール１９の中の第２のデ
ィジタルセル回路が加えられてもよい。付加的な補間器
モジュール１９ａは、２のファクタによる各補間のため
に必然的に第２のディジタルセル回路７０ａおよび７２
ａを含むであろうが、第２のディジタルセル回路７０
ａｓ ７２ ａの数は、様々な補間器モジュール１９．
１９ａの間で同一である必要はない。
うために、所与の補間器モジュール１９の中の第２のデ
ィジタルセル回路が加えられてもよい。付加的な補間器
モジュール１９ａは、２のファクタによる各補間のため
に必然的に第２のディジタルセル回路７０ａおよび７２
ａを含むであろうが、第２のディジタルセル回路７０
ａｓ ７２ ａの数は、様々な補間器モジュール１９．
１９ａの間で同一である必要はない。
補間器モジュール１つ中の第２のディジタルセル回路７
３の最後のものは、次のデシメーター補間器モジュール
１９ａの第２のディジタルセル回路７０ａに入力を与え
る。
３の最後のものは、次のデシメーター補間器モジュール
１９ａの第２のディジタルセル回路７０ａに入力を与え
る。
最後の補間器モジュール１９ａの最後の第２のディジタ
ルセル回路７２ａは、出力回路９２に出力を与え、そこ
から、補間されたディジタル信号はライン２８を経てデ
ィジタル−アナログ回路１４に通される。
ルセル回路７２ａは、出力回路９２に出力を与え、そこ
から、補間されたディジタル信号はライン２８を経てデ
ィジタル−アナログ回路１４に通される。
所与の詳細な図面および特定の例はこの発明の好ましい
実施例を説明するが、それらはただ例示４ の目的のためであり、この発明の装置は、開示された正
確な詳細および条件に限られるのではなく、前掲の特許
請求の範囲により規定されるこの発明の精神から逸脱す
ることなく、様々な変更がなされてもよいということが
、理解されるべきである。
実施例を説明するが、それらはただ例示４ の目的のためであり、この発明の装置は、開示された正
確な詳細および条件に限られるのではなく、前掲の特許
請求の範囲により規定されるこの発明の精神から逸脱す
ることなく、様々な変更がなされてもよいということが
、理解されるべきである。
第１図は、この発明が好ましく用いられる環境の概略シ
ステムブロック図である。 第２図は、この発明の好ましい実施例の電気的概略図で
ある。 第３図は、補間伝達関数の実現のためのこの発明の補間
回路の時空領域マトリックス表現である。 第４図は、この発明の好ましい実施例のモジュラ設計を
図示する概略ブロック図である。 図において、１２はアナログ装置、１４はディジタル−
アナログ回路、１８は補間回路、２４はディジタル装置
、６８は第１のディジタルセル回路、７０．７２および
７３は第２のディジタルセル回路、９２は出力回路、１
９は補間器モジュールである。 ５ 手 続 補 正 書（方式） ２、発明の名称 ディジタル装置からアナログ装置への通信を行なうため
に、ディジタル−アナログ変換装置とともに使用するの
に適応できる装置３、補正をする者 事件との関係
ステムブロック図である。 第２図は、この発明の好ましい実施例の電気的概略図で
ある。 第３図は、補間伝達関数の実現のためのこの発明の補間
回路の時空領域マトリックス表現である。 第４図は、この発明の好ましい実施例のモジュラ設計を
図示する概略ブロック図である。 図において、１２はアナログ装置、１４はディジタル−
アナログ回路、１８は補間回路、２４はディジタル装置
、６８は第１のディジタルセル回路、７０．７２および
７３は第２のディジタルセル回路、９２は出力回路、１
９は補間器モジュールである。 ５ 手 続 補 正 書（方式） ２、発明の名称 ディジタル装置からアナログ装置への通信を行なうため
に、ディジタル−アナログ変換装置とともに使用するの
に適応できる装置３、補正をする者 事件との関係
Claims (7)
- （１）ディジタル装置からアナログ装置への通信を行な
うために、ディジタル−アナログ変換装置とともに使用
するのに適応できる装置であって、前記ディジタル−ア
ナログ変換装置は、前記アナログ装置および当該適応で
きる装置に作動的に接続され、その適応できる装置から
受けられる補間されたディジタル信号を、前記補間され
たディジタル信号を表わす出てゆくアナログ信号に変換
し、前記出てゆくアナログ信号は前記アナログ装置によ
り認識でき、その適応できる装置は、前記ディジタル装
置から受けられる出てゆくディジタル信号を補間し、か
つ、補間されたディジタル信号を前記ディジタル−アナ
ログ変換装置に与えるための補間器手段を含み、 前記補間器手段は、少なくとも１個のディジタルセル回
路と、前記補間器手段から出力を与えるための出力手段
とを含み、 前記少なくとも１個のディジタルセル回路は直列に配列
され、それによって、前記少なくとも１個のディジタル
セル回路の第１のものの後に続く各前記少なくとも１個
のディジタルセル回路が、それぞれの入力として、前記
少なくとも１個のディジタルセル回路の最も近い先行す
るものの出力を受け、 前記ディジタル入力回路は、前記ディジタル装置から前
記出てゆくディジタル信号を受け、かつ、前記少なくと
も１個のディジタルセル回路への出てゆくクロック動作
された入力を生じ、 前記少なくとも１個のディジタルセル回路は、前記出て
ゆくクロック動作された入力の受信に応答して、第１の
反復補間されたディジタル信号を生じ、 前記少なくとも１個のディジタルセル回路の各後続のも
のは、選択的に、第（ｎ−１）の反復補間されたディジ
タル信号の受信に応答して第ｎの反復補間されたディジ
タル信号を生じ、 前記少なくとも１個のディジタルセル回路の最後のもの
は、それぞれの出力を前記出力手段に与えるように接続
され、 前記出力手段は、前記補間されたディジタル信号を前記
ディジタル−アナログ変換装置に与える、装置。 - （２）ディジタル装置からアナログ装置への通信を行な
うために、ディジタル−アナログ変換装置とともに使用
するのに適応できる装置であって、その適応できる装置
は、 前記ディジタル装置から受けられる出てゆくディジタル
信号を補間し、かつ、前記補間された出てゆくディジタ
ル信号を、前記ディジタル−アナログ装置に与えるため
のディジタル信号処理手段を含み、 前記ディジタル信号処理手段は、複数個のモジュールを
含み、前記複数個のモジュールは、前記複数個のモジュ
ールの特定されたセットが特定されたれ数の前記補間の
反復を行なうように構成された、装置。 - （３）前記複数個のモジュールの付加的なモジュールが
、選択的に、前記補間の前記反復を増加するために、前
記特定されたセットに加えられてもよい、請求項２に記
載の、ディジタル装置からアナログ装置への通信を行な
う際の使用に適応できる装置。 - （４）ディジタル装置からアナログ装置への通信を行な
うために、ディジタル−アナログ変換装置とともに使用
するのに適応できる装置であって、前記ディジタル−ア
ナログ変換装置は、前記アナログ装置および当該適応で
きる装置に作動的に接続され、かつ、その適応できる装
置から受けられる補間されたディジタル信号を、前記補
間されたディジタル信号を表わす出てゆくアナログ信号
に変換し、前記出てゆくアナログ信号は、前記アナログ
装置により認識でき、その適応できる装置は、 前記ディジタル装置から受けられる出てゆくディジタル
信号を補間し、かつ、補間されたディジタル信号を前記
ディジタル−アナログ変換装置に与えるための補間器手
段を含み、 前記補間器手段は、第１の補間器モジュールと、ディジ
タル出力を与えるための出力手段とを含み、前記第１の
補間器モジュールは、第１のディジタルセル回路と、少
なくとも１個の第２のディジタルセル回路とを含み、 前記少なくとも１個の第２のディジタルセル回路は直列
に配列され、それによって、前記少なくとも１個の第２
のディジタルセル回路の第１のものの後に続く各前記少
なくとも１個の第２のディジタルセル回路が、それぞれ
の入力として、前記少なくとも１個の第２のディジタル
セル回路の最も近い先行するものの出力を受け、 前記第１のディジタルセル回路は、前記出てゆくクロッ
ク動作された入力の受信に応答して、前記少なくとも１
個の第２のディジタルセル回路への第１の反復補間され
たディジタル信号を生じ、前記少なくとも１個の第２の
ディジタルセル回路の第１のものは、前記第１の反復補
間されたディジタル信号の受信に応答して、第２の反復
補間されたディジタル信号を生じ、 前記少なくとも１個の第２のディジタルセル回路の各後
続のものは、第ｎの反復補間されたディジタル信号の受
信に応答して、第（ｎ＋１）の反復補間されたディジタ
ル信号を生じ、 前記少なくとも１個の第２のディジタルセル回路の最後
のものの結果は、前記第１の補間器モジュールの出力で
あり、 前記少なくとも１個の第２のディジタルセル回路の前記
最後のものは、それぞれの出力を前記出力手段に与える
ように接続される、装置。 - （５）前記補間器手段は、少なくとも１個の第２の補間
器モジュールをさらに含み、 各前記少なくとも１個の第２の補間器モジュールは、少
なくとも１個の２次のディジタルセル回路を含み、 前記少なくとも１個の第２の補間器モジュールは直列に
配列され、それによって、前記少なくとも１個の第２の
補間器モジュールの第１のものが、その入力として前記
第１の補間器モジュールの前記出力を受け、かつ、前記
少なくとも１個の第２の補間器モジュールの前記第１の
ものの後に続く、各前記少なくとも１個の第２の補間器
モジュールが、それぞれの入力として、前記少なくとも
１個の第２の補間器モジュールの最も近い先行するもの
の出力を受け、 前記少なくとも１個の第２の補完器モジュールの最後の
ものの結果が前記出力手段に接続される、請求項４に記
載の、ディジタル装置からアナログ装置への通信を行な
うために、ディジタル−アナログ変換装置とともに使用
するのに適応できる装置。 - （６）前記少なくとも１個の２次のディジタルセル回路
は、実質的に、前記少なくとも１個の第２のディジタル
セル回路と同じである、請求項５に記載の、ディジタル
装置からアナログ装置への通信を行なう際の使用に適応
できる装置。 - （７）前記少なくとも１個の第２のディジタルセル回路
は、２個の第２のディジタルセル回路である、請求項４
に記載の、ディジタル装置からアナログ装置への通信を
行なうために、ディジタル−アナログ変換装置とともに
使用するのに適応できる装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/429,207 US5043932A (en) | 1989-10-30 | 1989-10-30 | Apparatus having modular interpolation architecture |
| US429,207 | 1989-10-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03179942A true JPH03179942A (ja) | 1991-08-05 |
Family
ID=23702264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291650A Pending JPH03179942A (ja) | 1989-10-30 | 1990-10-29 | ディジタル装置からアナログ装置への通信を行なうために、ディジタル―アナログ変換装置とともに使用するのに適応できる装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5043932A (ja) |
| EP (1) | EP0426296B1 (ja) |
| JP (1) | JPH03179942A (ja) |
| AT (1) | ATE165462T1 (ja) |
| DE (1) | DE69032260T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05501779A (ja) * | 1990-07-09 | 1993-04-02 | イーストマン コダック カンパニー | 選択機能を有する二係数信号結合回路 |
| EP0812439A4 (en) * | 1995-01-26 | 1999-12-08 | Watkins Johnson Co | ARCHITECTURE FOR AN EFFICIENT INTERPOLATOR |
| JPH09266463A (ja) * | 1996-03-28 | 1997-10-07 | Mitsubishi Electric Corp | データ補間回路およびデータ信号供給回路 |
| JP3658094B2 (ja) * | 1996-07-26 | 2005-06-08 | キヤノン株式会社 | 電気内挿装置及びそれを用いた位置情報検出装置 |
| US8411385B2 (en) * | 2010-12-20 | 2013-04-02 | Lsi Corporation | Systems and methods for improved timing recovery |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3964443A (en) * | 1973-05-25 | 1976-06-22 | The Bendix Corporation | Digital engine control system using DDA schedule generators |
| US4020332A (en) * | 1975-09-24 | 1977-04-26 | Bell Telephone Laboratories, Incorporated | Interpolation-decimation circuit for increasing or decreasing digital sampling frequency |
| JPS57120157A (en) * | 1981-01-16 | 1982-07-27 | Hitachi Ltd | Method and device for generation of waste time |
| US4736663A (en) * | 1984-10-19 | 1988-04-12 | California Institute Of Technology | Electronic system for synthesizing and combining voices of musical instruments |
| US4757465A (en) * | 1985-03-11 | 1988-07-12 | Harris Corporation | Digital interpolator for selectively providing linear interpolation between successive digital data words |
| GB2180114A (en) * | 1985-04-13 | 1987-03-18 | Plessey Co Plc | Digital filters |
| US4835724A (en) * | 1985-09-27 | 1989-05-30 | Cogent Systems, Inc. | Apparatus and method of quantizing a set of weights for a weighted sun signal processing system |
| EP0320517B1 (de) * | 1987-12-12 | 1992-08-12 | Deutsche ITT Industries GmbH | Digitales Dezimationsfilter |
-
1989
- 1989-10-30 US US07/429,207 patent/US5043932A/en not_active Expired - Lifetime
-
1990
- 1990-09-25 AT AT90310463T patent/ATE165462T1/de not_active IP Right Cessation
- 1990-09-25 DE DE69032260T patent/DE69032260T2/de not_active Expired - Fee Related
- 1990-09-25 EP EP90310463A patent/EP0426296B1/en not_active Expired - Lifetime
- 1990-10-29 JP JP2291650A patent/JPH03179942A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0426296B1 (en) | 1998-04-22 |
| EP0426296A3 (en) | 1993-02-03 |
| DE69032260D1 (de) | 1998-05-28 |
| DE69032260T2 (de) | 1998-11-26 |
| ATE165462T1 (de) | 1998-05-15 |
| US5043932A (en) | 1991-08-27 |
| EP0426296A2 (en) | 1991-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5892701A (en) | Silicon filtering buffer apparatus and the method of operation thereof | |
| US20050262176A1 (en) | Polyphase filter with optimized silicon area | |
| JP3130348B2 (ja) | 音声信号伝送方法および音声信号伝送装置 | |
| JPH03179941A (ja) | アナログ装置からディジタル装置への通信を行なうために、アナログ―ディジタル変換装置とともに使用するのに適応できる装置 | |
| JPS63262912A (ja) | デジタル・フィルタ | |
| JPH03179942A (ja) | ディジタル装置からアナログ装置への通信を行なうために、ディジタル―アナログ変換装置とともに使用するのに適応できる装置 | |
| JP3245618B2 (ja) | アナログ装置とディジタル装置との間の通信を行なうために、アナログ―ディジタル―アナログ変換装置とともに使用するのに適応できる装置 | |
| Chen | Nonuniform multirate filter banks: analysis and design with an/spl Hscr//sub/spl infin//performance measure | |
| KR100416289B1 (ko) | 디지털 아날로그변환기 및 그 방법과 데이터 보간장치 및그 방법 | |
| US6249766B1 (en) | Real-time down-sampling system for digital audio waveform data | |
| Lipasti et al. | End-to-end stochastic computing | |
| US4994801A (en) | Apparatus adaptable for use in effecting communications between an analog device and a digital device | |
| Yamamoto et al. | Signal reconstruction with generalized sampling | |
| JP2002366539A (ja) | データ補間装置および方法、標本化関数生成装置、データ補間プログラム、記録媒体 | |
| Park et al. | Efficient generation of 1/f/sup/spl alpha//noise using a multi-rate filter bank | |
| US6778600B1 (en) | Method of filtering and apparatus therefore | |
| Zergaïnoh et al. | Efficient implementation methodology of fast FIR filtering algorithms on DSP | |
| Campbell et al. | Design of a class of multirate systems using a maximum relative/spl Lscr//sup 2/-error criterion | |
| Kale | FPGA based High Speed Interpolators | |
| JPH03113911A (ja) | サンプリングレート変換デジタルフィルタ装置 | |
| JP3362796B2 (ja) | 楽音発生装置 | |
| Gelhaar et al. | A Multichannel Data Acquisition System Based on Parallel Processor Architectures | |
| Dawood et al. | FIR filter design and implementation on reconfigurable computing technology | |
| Benson | An efficient hardware implementation for interpolating and decimating filters | |
| JPH05289660A (ja) | 効果付加装置を内蔵した音源集積回路およびそれを用いた音源装置 |