JPH03176757A - アレイプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 デジタル信号処理、例えば、１次元および多次元ビデオ
信号の処理において、アレイプロセッサが注目を集めて
いる。アレイプロセッサはデータバスを介して相互に接
続された複数のセルから成り、リアルタイムで並列処理
を行う。このようなアレイプロセッサはクロック駆動形
の場合は、“シストリックアレイプロセッサ”と呼ばれ
、データ駆動形の場合には″ウェーブフロントアレイプ
ロセッサ”と呼ばれる。これらのアレイプロセッサは、
また、大部分がデジタル信号として処理される娯楽産業
における電子工学への使用が増大している。このような
応用例の一例としては、フリッカ雑音を無くした画像再
生が可能な高品位テレビジョンがある。テレビジョン受
像機において、フリッカ雑音の無い画像を再生するには
、例えば空間的および一時的に隣接する画像ライン間に
さらにラインを補間する必要がある。ここで空間的とは
はラスタスキャン画像面を意味し、−時的とは画像シー
ケンスを意味する。

このようなウェーブフロントアレイプロセッサは、例え
ば、１９８７年７月発行の“コンピュータ“の２０巻、
第７号のページ１８乃至３３（タイトル二ウエーブフロ
ントプロセッサー実現のための概念″）に記載されてい
る。ＳＩＭＤ（単一命令、多重データストリーム）Ｉ！
Ｅ念に基すいて、各セルは、北、東、南、および西に隣
接する各セルと通信する。セルからセルへのデータ転送
はハンドシェークプロトコール“により行われ、各セル
のクロック位相に無関係に各セルによりデータが受は取
られる。各セルにおいて、すべての計算が同じ速度で処
理されるわけではないので、データの人口と出口にはＦ
ＩＦＯ（ファーストイン−ファーストアウト）メモリに
よりバファが設けられる。データフローの各方向に、２
つの隣接するセルのデータ路に１つのＦＩＦＯメモリが
設けられる。ハンドシェークプロトコルは通常１クロッ
ク期間で実行される。

１９８７年７月発行の２０巻、第７号のページ１０２乃
至１０３には、データ駆動アレイプロセッサが記載され
ている。（タイトル：　“データ駆動アレイプロセッサ
の概念と実行”）このアレイプロセッサはＶＬＳＩ（大
規模集積回路）チップに集積され、各セルは内部リング
バスシステムにより隣接する６個のセルとデータを交換
することができる。アレイプロセッサ内のいくつかのグ
ローバルバスにより、各セルは外部コンピュータと直接
通信することができる。

１９８７年１２月発行の“ＩＥＥＥコンピュータによる
トランザクション゛Ｃ−３６巻、第１２号、ページ１５
２３乃至１５３８（タイトル：ワーブコンピュタｍ：ア
ーキテクチャ、実行、および性能）には、各セルがプラ
グイン形式のカード上に実現されたプロセッサモジュー
ルから成り、各セルを結合して一次元のシストリックア
レイを形成したアレイプロセッサが記載されている。各
プロセッサはＭＩＤ　（多重命令、多重データストリー
ム）原理にもとすいて別個にプログラム可能であり、種
々のタスクに対して柔軟性を有している。各モジュール
間の通信はキューイングにより行われる。キュー（ＦＩ
ＦＯ）が満杯あるいは空の場合には、送信および受信の
各モジュールはキューを介してデータトラフィックが操
作できるまで、すなわち新しいデータのスロットが作ら
れるまで、言い替えれば新しいデータが得られるまで阻
止される。この結果、種々のセルプログラムを正確に同
期させるためのシーケンスコントロールは必要ないので
プロセッサのプログラミングがきわめて柔軟性富む。

１９８９年発行の“音響工学、通話、および信号処理に
関するＩ　ＥＥＥ国際会議の手続″ベージ２４７６乃至
２４７９（タイトル：プログラマブルビデオ信号プロセ
ッサ〉には、チップ上に３つのセルが集積され、各セル
間でデータを交換するとともに、双方向モードでチップ
境界を越えてデータを転送するＭＩＭＤアレイプロセッ
サが記載されている。このプロセッサは３角形トポロジ
を有し、クロック制御相互セル通信により、リアルタイ
ムでビデオ信号を処理する。各セルは、クロスバ−スイ
ッチに相互接続され、並列に動作するいくつかの処理エ
レメントおよびメモリエレメントを有している。各エレ
メントはサイクロスタティック（ｃｙｃｌｏ−ｓｔａｔ
ｉｃ）　　（分岐無しに周期的に実行されるプログラム
）により制御される。すべての動作はプロセッサのクロ
ックに同期しており、このクロックの周波数はサンプリ
ング周波数の倍数である。

ヨーロッパ特許出願ＥＰ−＾０２７７２６２は複数の同
一のセルが同じクロックで制御されるアレイプロセッサ
を開示している。各セルは仮想的な２次元格子上のノー
ドに配置され、４つの通信バスを介して西、東、南、お
よび北に隣接するセルとデータを交換する。データ転送
はセル間で非同期である。各セルはデータメモリ、演算
ユニット（ＡＬＵ）、およびシフトレジスタを有してい
る。

この発明の目的は、モノリシック集積に適し、光なるソ
ースからのリアルタイムのデジタル信号処理を可能にし
、外部制御プログラム（ソフトウェア）の制御により、
非常に多くの異なる信号処理タスクを取り扱うのに適し
、特に娯楽電子機器におけるビデオ信号処理に適したア
レイプロセッサを提供することである。

（大施例） 第１図のブロック図に示されるアレイプロセッサａｐは
１６間のセルｚｐから成る方形のアレイを仔する。

各セルは、西方向Ｖ　ｗ　、南方向Ｖｓ、東方向Ｖｏ、
および北方向Ｖｎにそれぞれ１つの通信バスを有してい
る。これらのバスは各隣接するセルｚｐに接続されるか
あるいは、外部セルの場合には４つのバススイッチｂｓ
の１つに接続される。

従って、各バススイッチは外部セルの４つの通信バスを
結合する。各バススイッチは電子マルチウェファ多接点
スイッチとして作用する。各スイッチ位置において、接
続される通信バスのすべてのデータ入力およびデータ出
力ビットは、外部アレイポートを形成する同じビット数
の外部入力および出力端子ｃｉ、ｃｏに接続されている
。さらに、ハンドシェーク処理を実行するのに使用され
る、各通信バスに割り当てられたステータス信号はバス
スイッチｂｓを介して経路選択が行われる。アレイプロ
セッサａｐの４つのサイド（東西南北）には、このよう
なバススイッチが設けられているので、４つの外部ポー
トがある。すなわち、西アレイポートＣｗ、南アレイポ
ートＣｓ、東アレイポートＣｏ、および北アレイポート
Ｃｎである。

例えば、各通信バスがデータ入力に１２ビツト、データ
出力に１２ビツトで構成されている場合には、各アレイ
ポートはデータ出力に１２の外部出力端子ｃｏと、デー
タ入力に１２の外部入力端子ｃｉを有する。アレイプロ
セッサミル内およびアレイプロセッサミル外のデータ転
送は狭義に並列に行われるので、任意の数のアレイポー
ト、、すを結合して狭義の並列データ転送を有した大規
模アレイを形成することができる。この結果、例えば、
テレビジョン、画像処理、グラフィック、多次元フィル
タの領域における複雑な問題を解決することができる。

各アレイプロセッサ内にデータ転送機能を設けることに
より、各アレイプロセッサを第８ａ図に示すように、リ
ニア状に直列に接続することにより、４８ビツトまでの
リニアデータを転送することができるとともに、第８ｂ
図に示すようにアレイプロセッサをプレーナ状に直列に
接続すれば、２つの独立した方向に２４ビツトまでのデ
ータを転送することができる。これは、通信バスが１２
の入力ビットと１２の出力ビットを有する上記仮定例に
適用される。従って、きわめて効率的な転送装置をユー
ザに提供することができる。第８ａ図および８ｂ図にお
いて、それぞれ上部は論理データ路を示し、下部は外部
アレイ入力ポートおよび出力ポートの相関する物理相互
接続を示す。

アレイプロセッサａｐのリアルタイム信号処理は、特に
高品位テレビジョン（ＨＤＴＶ）信号を処理する場合に
は、高速クロックレートが要求される。例えば、１２５
ＭＨｚのクロック信号を同時にチップに分配するために
は、クロックラインを注意深く経路選択する必要がある
。さもなければ、各セルｚｐのクロック信号間の位相差
が非常に大きくなる。クロックｃｌの分配に有効な構成
は、いわゆるＨ形ツリーｈである。このツリーでは分岐
したクロックラインは末端まで均一に負荷がかかり、同
じライン長で各セルにクロックが供給される。このよう
な構成は、例えば１９８５年８月発行の“Ｉ　ＥＥＥ　
　コンピュータによるトランザクション”ｃ−３４巻、
第８号、ページ７３４乃至７４０の“同期式大規模ＶＬ
ＳＩプロセッサアレイ゛に記載されている。この発明を
図示した図面の第１図において、Ｈツリーｈは各セルｚ
ｐ間の破線として示されている。

すべてのセルｚｐが接続されるプログラムバスｐｂは１
点鎖線で示されている。各アドレスを介して各セルｚｐ
に到達するセルプログラムｐｚは外部から入力される。

アプリケーションプログラムの場合には、セルプログラ
ムｐｚは通常固定であり、変更されることはめったにな
いので、シリアルプログラミングバスで十分である。

第１図とは異なり、各セルｚｐはまた種々の長方形、あ
るいは１次元、すなわちリニアにも構成可能である。セ
ルｚｐの数は使用する集積技術によってのみ制限される
。

第２図はセルｚｐのブロック図である。各４つの外側に
は、２方向データ転送装置（）１ンドシエクポート）、
すなわち西ハンドシェークポートｈｗ、南ハンドンエー
クポートｈｓ、東ｌ＼ンドシェークポートｈｏ、および
北ノ＼ンドシェークポートｈｎが設けられている。各ノ
＼ンドシェークポートは相関する通信バス、すなわち西
通信バスＶ　ｗ　。

南通信バスＶｓ、東通信バスＶｏ、および北通信バスＶ
ｎ上のデータ転送を制御する。通信バスに並列に設けら
れた制御ライン（第２図には示していない）を介して２
つのハンドシェークポートがハンドンエーク処理のため
の制御信号を交換する。

この交換はハンドシェークプロトコルの手段により行わ
れる。

セルの実際の信号処理部、すなわちセル核は少なくとも
一部かり、ングバスシステムにより囲まれている。リン
グバスシステムは、Ａｘ−ソースバスＡｘ、Ｂｘ−ソー
スバスＢｘ、およびＣｘ−ソースバスＣｘで構成され、
各バスは１２ビツトバスである。各ハンドシェークポー
トはＡｘ−Ｂｘ−、Ｃｘ−リングバスに対してそれぞれ
３つの１２ビツトデ一タ入力を有するとともに、Ａｘ−
およびＢｘ−リングバスに対してそれぞれ２つの１２ビ
ットデータ出力を有する。データ出力はハンドシェーク
ポート内のファーストインファーストアウトメモリ（Ｆ
ＩＦＯ）から供給される。

ハンドシェークポートのＡｘ−およびＢｘ−データ入力
はポート遅延装置ｐｃｉに接続される。ポート遅延装置
は信号を指定された時間量だけ遅延する。後述するよう
に、この遅延は、リングバスシステム上を転送するデー
タは、セル核を介して最初に経路選択されたデータより
も先にハンドシェークポートに現われてはいけないとい
う要求にもとずくものである。このようにして、セル核
による処理と無関係に外部からアクセス可能なデータを
同時に得ることができる。セル核からのデータはＣｘ−
結果バスＣｘ上に出力される。バスＣｘ上のデータはハ
ンドシェークポートに転送される。

このデータはこれ以上遅延する必要がないので、ハンド
シェークポート内のシーケンシャル回路ｓｕに直接転送
される。ハンドシェークプロトコルを実行することによ
り、シーケンシャル回路ＳＵはＡｘ−ソースバスまたは
Ｂｘ−ソースバスからの遅延されたデータ、あるいはＣ
ｘ−結果バスからの遅延されていないデータを通信バス
を介して隣接するセルに転送する。受信すべきデータは
ハンドシェークプロトコルに従って相関する通信バスを
介してシーケンシャル回路ＳＵに転送され、ＰＩＦＯｆ
ｆにロードされ、−次的に格納される。ＦｉＦＯｆｆか
ら、上述したようにＡｘ　−ソースまたはＢｘ−ソース
バスのいずれかに出力される。

これらの動作およびその他の動作は、プログラムメモリ
ｐｍに格納された命令セットｉに従ってセルｚｐ内の制
御ユニットｓｔにより制御される。

説明をｎ車にするために、第２図では、通常マルチビッ
トバスとして実現されるデータリンクのみを示し、制御
ラインは示していない。すべてのハンドシェークポート
は同一であるので、内部データ路は西ハンドシェークポ
ートｈｗの詳細のみを示す。

リングバスシステムはセルの異なるハンドシェークポー
ト間で非常に柔軟性のあるデータ交換を可能にする。例
えば、リングバスＡｘ、Ｂｘ。

Ｃｘ上に３つの別個のデータストリームを転送可能であ
り、ソースバスＡｘ、Ｂｘには、各１つのポートからデ
ータを供給され、結果バスＣｘは一度に最高４ポートに
結果データを供給することができる。

リングバスシステムの他に、セルｚｐは内部データ処理
のための核バスシステムを有する。このバスシステムは
Ａ−ソースバス、Ｂ−ソースバス、およびＣ−ソースバ
スで構成される。Ａ−ソースバスＡ１およびＢ−ソース
バスＢには、それぞれ、Ａ−バスレジスタｂａおよびＢ
−パスレジスタｂｂを介してＡｘ−ソースバスＡｘおよ
びＢｘ−ソースバスからデータが供給可能である。同様
に、ｃ−結果バスＣはＣ−パスレジスタｂｃを介してＣ
ｘ−結果バスＣｘにデータを供給することができる。こ
れらのパスレジスタは、核バスシステムをリングバスシ
ステムから切り離すとともに、新しいデータワードによ
りオーバレイされるまで、データワードを保持すること
ができる。ハンドシェークポートからリードされ、−次
的にパスレジスタｂａ、ｂｂに格納されたデータワード
は、ノ＼ンドシェークポートに対する別のアクセスによ
りデータか書き換えられるまで、セル核の信号処理回路
により使用可能である。セル核内の信号処理は、入力端
子がＡ−ソースバスＡ、およびＢ−ソースバスＢに接続
され、出力端子がＣ−結果ノくスＣに接続された累積乗
算器（ＭＡＣ）ｍａと、シフト機能およびローテーショ
ン機能を有し、入力端子がＡ−ソースバスＡおよびＢ−
ソースノくスＢに接続され、出力端子がＡＬＵ遅延段ａ
ｄを介してＣ−結果バスＣに接続された演算ユニット（
ＡＬＵ）ａｌにより行われる。

高速データバッファリングは、たとえば１６個の選択的
にアクセス可能なレジスタセルｒＯ１・・・ｒ１５を有
するレジスタブロックｒｆにより行われる。高速アクセ
スを可能とするために、このレジスタブロックはＡ−出
力およびＢ−出力を介して同時に読みだし可能であり、
Ｑ−入力あるいはＲ−入力を介して書き込み可能である
。従って、レジスタブロックｒｆはセルの３つのアドレ
ス処理に適しており、２つのオペランドを結合して各ク
ロック期間ごとに結果を格納する。レジスタブロック「
ｆのＲ−入力はＣ−結果バスＣのみから供給され、他方
Ｑ−入力はＡ−ソースバスＡあるいはＢ−ソースバスＢ
のいずれかから供給される。

Ｍ　Ａ　Ｃｍ　ａのバイブラインの深さはＡＬＵａ　１
のバイブラインの深さよりも大きいので、ＡＬＵ遅延段
ａｄの遅延により時間補償が行われる。

入力動作として、従前の動作の結果を用いる動作−これ
は“コンカチネーション”動作ともよばれる−の場合に
は、ＡＬＵａ　１の出力りが直接ＡＬＵ入力の１つに戻
される。第２図では、これは、ＡＬＵａ　ｌの８入力で
ある。このダイレクトフィードバラツクにより、ＡＬＵ
遅延段の回転待１７７間が最小になる。

プログラムメモリｐｍに格納された命令セットｉは常数
Ｋを有して常数出力Ｋを介してＡ−ソースバスあるいは
Ｂ−ソースバスのいずれかに出力される。

第３図は、２方向データ転送装置の一部を示すブロック
図である。この装置は上述したように、ハンドシェーク
ポート”とも呼ばれる。説明の簡１１１のために、１方
向にデータ転送するのに必要な回路部分のみを示す。双
方向データトララフイックの場合には、各ハンドシェー
クポートはデータトランスミッタｓｅおよびデータレシ
ーバｅｍを有する。ゲートｔｒは、シーケンシャル回路
ＳＵの一部を形成するものと考えられる。ゲートｔ「は
、データワードｄａｔをバッファリングする。バッファ
リングされたデータは、データバスｄｂを介してデータ
レシーバｅｍに転送される。

データレシーバｅｍ内の受信ハンドシェークポートはＦ
ＩＦＯメモリｆｉおよび出口シーケンシャル回路ｓｕ２
を有する。データトランスミッタｓｅは、例えば第１ク
ロツク信号ａｌｌによりクロックされ、セル核内のデー
タソースの１つであるデータソースｄｑを有する。デー
タレシーバｅｍ内の対応する装置は、例えば、第２クロ
ツク信号ｃ１２により制御され、受信セルの核内のデー
タ出口の１つであるデータ出口ｄｓである。２つのクロ
ックｅｌｌ、ｃ１２は同一周波数であるが、位相は第４
図に示すように遅延量の差により異ならせることがるで
きる。

上述した非同期のハンドシェークプロトコルにより、２
つのクロック信号がそれぞれ異なる時間量遅延されたと
してもあるいは、周波数が違う場合でも、データ転送を
正しく行うことができる。

以下、動作シーケンスを第４図のタイミング図を参照し
て説明する。

データトランスミッタｓｅがデータワードｄａｔを送信
したい場合、時刻１においてリクエスト信号ｒｅｑを出
口シーケンシャル回路ｓｕ２に送る。リクエスト信号は
、出口シーケンシャル回路ｓｕ２からのアクルッジ信号
ａｃｋがセットされない場合にのみ送ることができる。

アクルッジ信号がセットされないということは、データ
レシーバｅｍがデータワードを受信できるレディ状態に
あることを示す。データワードの受信は時刻２において
アクルッジ信号をセットすることによりソースシーケン
シャル回路ｓｕｌに知らされる。この信号は、データワ
ードｄａｔが実際に受信されるまで送信されない。デー
タ信号は、リクエスト信号ｒｅｑの開始までに、安定状
態になっていなければならない。

ソースシーケンシャル回路ｓｕｌは時刻３において、リ
クエスト信号ｒｅｑをリセットすることにより、アクル
ッジ信号ａｃｋの受信を認識する。同時に、データワー
ドｄａｔはキャンセル可能である。時刻４において、ア
クルツジ信号ａｃｋをリセットすることにより新しいデ
ータワードｄａｔを受は入れるための、出口シーケンシ
ャル回路ｓｕ２の用意ができたことをソースシーケンシ
ャル回路ｓｕｌに知らせる。このことは、ＦＩＦＯメモ
リｆｉ内の少なくとも１つセルが空であることを意味す
る。最も早い場合には、時刻５において、新しいデータ
転送が始まる。このようにして、全体のデータ転送が１
クロック期間で非同期に行われる。

リクエスト信号およびアクルッジ信号の解除とキャンセ
ルは、データトランスミッタｓｅおよびデータレシーバ
ｅｍからのステータス信号と論理的に結合される。例え
ば、リクエスト信号ｒｅｑは、データソースｄｑがデー
タワードｄａｔを生成したことを、ソースステータス信
号ｓｑが知らせているときのみ解除することができる。

受信側では、リクエスト信号ｒｅｑのセットに続いて、
７２７１７２１３号ａｃｋがセットされる。アクルッジ
信号ａｃｋは、ＦＩＦＯメモリｆｉ内の少なくとも１つ
のセルが空であることを、第１出口ステータス信号ＳＶ
が示しているときのみ、キャンセルされる。アクルッジ
信号のキャンセルに続いて、リクエスト信号ｒｅｑのキ
ャンセルがデータトランスミッタｓｅにおいて行われる
。アクルッジ信号がキャンセルされないと、ソースシー
ケンシャル回路ｓｕｌは新しいデータワードの転送を開
始できない。

データ転送を１クロック期間で完了させるには、ハンド
シェークプロトコルの４つのフェーズをすべて１クロッ
ク期間で実行する必要がある。これは、いかなる高周波
クロック信号によっても、同期または非同期で行うこと
ができる。いずれの場合においても、ハンドシェークプ
ロトコルの各フェーズをロックすることによりデータ転
送を正しく行うことができる。

データレシーバｅｍが、平均的にデータトランスミッタ
ｓｅにより発生されるデータと同じだけ受信する場合に
は、ＦＩＦＯメモリｆｉが大きければそれだけ独立した
データ交換量も大きくなることは明かである。これが保
証されない場合には、データがデータソースｄｑにおい
て失われたかあるいはデータ出口ｄｓがＦＩＯＦメモリ
ｆｉの空のセルから読んだことになる。このような、状
態は、ＮＯＰ命令をプログラム中に挿入することにより
避けなければならない。しかしながら、これには、アレ
イプロセッサにおける各信号路のラン時間を正確にモニ
タする必要があり、プログラミングが非常に困難である
。

従って、この発明によれば、各シーケンシャル回路５Ｌ
ＩＩ、ＳＬ＋２により、プログラマは、各データ路のロ
ジックの同期に注意を払う必要が無い。

例えば、データソースｄＱとゲートｔｒはソースシーケ
ンシャル回路ｓｕｌからのソースストップ信号ｓｔｌに
より阻止され、ソースストップ信号ｓｔｌは、データレ
シーバｅｍが受信レディ状態になっていないことを、ア
クルッジ信号が示している場合には解除される。他方、
すべてのセルが空であることをＦＩＦＯメモリｆｉから
の第２ステータス信号ｓｉが示しているときは、データ
レシーバｅｍのデータ出口ｄｓは、出口シーケンシャル
回路ｓｕ２からの出口ストツブ信号ｓｔ２により阻止さ
れる。ストップ信号がアクティブである限り、各セルの
状態は凍結”状態であり、特に、データ間の時間関係が
保存される。セル状態の凍結には、セルｚｐ内にさらに
回路が必要になるが、それだけプログラミングは容易に
なる。

上述したハンドシェーク制御によれば、ハンドシェーク
ポート間でデータが非同期に転送可能であり、ハンドシ
ェークプロトコル細部にわたって種々変形実行可能であ
るので、非常に大きな微分遅延、例えばチップ１．１ｊ
限を越えるような遅延をも考慮することかできる。

第５図のブロック図に示される累積乗算器（Ｍ　Ａ　Ｃ
’）は並列乗算器ｍｐで構成され、このＡ−入力および
Ｂ−入力は、例えばそれぞれ１２ビツトから成る。並列
乗算器ｍｐからの符号付出力信号は加算器ａｃｉｄの一
方の入力に印加され、この加算器の他め入力には、アキ
ュムレータレジスタａｒの出力が供給され、アキュムレ
ータレジスタａｒの入力は加算器ａｄｄの出力に接続さ
れている。第５図の実施例において、アキュムレータレ
ジスタａｒは一２９ビットのメモリキャパシタを有して
いる。アキュムレータレジスタａｒのさらに５ビツトが
２つの１２−ビット数の乗算に対する最大可能累算レン
ジを表す。２の補数表示では、サイン符号を有する。

加算器ａｄｄは加算出力信号として、所定のレンジの数
を越えたことを示すオーバフロー信号Ｖ。

および加算結果が負であることを示すサイン信号Ｎを出
力する。

アキュムレータレジスタａｒの内容は３つの態様でＣ−
結果バスＣに載せることができる。例えば、Ｃ−結果バ
スＣが１２ビツト幅である場合には、当然上位１２ビツ
トこのバスに載せる。第１の方法は、レジスタの内容を
連続的に読みだすことである。すなわち、最初にハイレ
ンジｈｉとして上位１２ビツトを読みだし、つぎにロウ
レンジｉｏとして次の下位１２ビツトを読む。アキュム
レータレジスタ内の５つの最下位ビットは考慮しない。

第２の方法は、例えば、レジスタビット１１乃至２をカ
バーするミドルレンジから１２ビットを読みだす方法で
ある。乗算結果が必然的にこのレンジに入る場合には、
このミドルレンジｍｉｄをさらに処理することが望まし
い。これは、また−１から＋１の値の範囲において、固
定小数点オペランドを含む乗算にも適用される。

しかし、例え、数ｍｉｄがレンジを越え、プログラマブ
ルに上限および下限値を保持するリミタ１１を通過した
としても、結果を飛ばすようなことにはならない。

第６図のブロック図は２つの１２ビツト入力Ａ１ＢがＡ
−ソースバス、およびＢ−ソースバスにそれぞれ接続さ
れた順算ユニット（Ａ　Ｌ　Ｕ）を示す。データ出力り
もまた１２ビツトで構成され、ＡＬＵ結果ｄａｌを出力
し、第２ＡＬＵ入力にフィードバックされる。このデー
タフィードバックにより、必要であればキャリー信号を
含む、コンカチネーションシフトおよびローテーション
機能を行うことができる。ＡＬＵ結果ｄａｌを供給する
他に、ＡＬＵａ　ｌは以下のステータス信号を供給する
。ずなイ）ち、オーバフローの場合には、オーバフロー
信号Ｖ、負結果の場合には、サイン信号、ゼロ結果の場
合には、ゼロ信号Ｚ１およびさらに、状態信号としてキ
ャリー信号を供給する。

第７図は、１プログラムステツプとして入力される例え
ば４８ビツトを含む命令セットｉのフォーマットを図式
化したものでである。第１のエリアは、オペレーション
コードＯＣとして制御ユニットｓｔに対するコード化さ
れた命令を含む。第２のエリアは、セル核の状態信号お
よびハンドシェークポートの状態信号をアドレスする条
件コードを含む。第３のエリアは、状態コードｓｃおよ
びセル核あるいはハンドシェークポートの現在の状態信
号によってプログラムメモリｐｍ内に含まれるプログラ
ムシーケンスを指定する分岐アドレスｂｒａを含む。条
件コードｓｃおよび分岐コードｂｒａを含むかわりに、
少なくとも１２ビツトを含むこの２つのエリアは、上述
したように、定数出力Ｋを介してＡ−またはＢ−ソース
バスＡ。

Ｂに載せられる定数Ｋを保持することができる。

第４および第５のエリアには、リングバスシステムのた
めのＡ−およびＢ−ソースアドレスＡ。

Ｂがそれぞれ定義される。１クロツク遅れて、これらの
アドレスは接バスシステムにも供給される。

このためのデータソースとしては、例えば、ハンドシェ
ークポートｈｗ、ｈｏ、ｈｓ、ｈｎ、　　の１つ、レジ
スタセルｒ０、・・・ｒ１５の１つ、ＡＬＵａｌ、定数
に、あるいは、バスレジスタｂａ。

ｂｂの１つである。このソースの定義に続いて、データ
をロードする場所を決定するための５つのエリアが続く
。従って、５つのエリアには出口アトレスか含まれる。

６番口のエリアには、第１出目アドレスａｒはどのレジ
スタセルｒ０、・・・ｒ１５１：Ｃ−結果バスＣからロ
ードされるかを示す。第７、第８、第９、および第１０
エリアは隣接するセルにデータ転送を決定する第２出口
アドレスを選択される核ハンドシェークアドレスＯａ。

Ｎａ、Ｗａ、Ｓａ、の形で記憶する。

これらの各エリアは、リングシステムの３つのバスのど
のバスからデータが発生されたか、あるいはポートが“
サイレント″状態かどうか、すなわちＮ　ＯＰ　（ｎｏ
　ｏｐｅｒａｔｉｏｎ）命令に相当する、全くデータを
送らな、いかを示す２ビツトを含む。

１１番目の領域はＣ−結果バスＣに接続されるセル−核
回路を指定するＣ−ソースアドレスＣａを含む。１２番
目のエリアは６番目のエリアにおいてアドレスされたレ
ジスタセルｒ０、・・・ｒ１５がＱ−入力あるいはＲ−
入力を介して書き込まれるかどうかを決定するレジスタ
入力アドレスＲａを含む。

【図面の簡単な説明】 第１図は１６のセルが方形に配列された、この発明によ
るアレイプロセッサの一実施例のブロック図； 第２図はアレイプロセッサのセルのブロック図：第３図
は阻止装置を有した２次元データ転送装置の一部のブロ
ック図； 第４図は第３図の構成のタイミング図；第５図は累算乗
算器（ＭＡＣ）のブロック図；第６図は演算器（Ａ　Ｌ
　Ｕ）のブロック図；第７図は１プログラムステツプと
して入力される命令セットのフォーマットを示す模式図
；および 第８ａ図および８ｂ図はそれぞれアレイプロセッサがリ
ニアおよびブレーナに相互接続された場合のデータスト
リームの切り替えを示す図である。 ｚｐ・・・１６セルの方形アレイ、ＶＷ・・・西方向通
信バス、Ｖｓ・・・南方向通信バス、■０・・・東方向
通信バス、Ｖｎ・・・北方向通信バス、ｃｉ、ｃｏ・・
・外部入出力端子、ｂｓ・・・バススイッチ、ａｐ・・
・アレイプロセサ、Ｃｗ・・・西アレイポート、Ｃ５・
・・南アレイポート、ＣＯ・・・東アレイポート、Ｃｎ
・・・北アレイポート、ｐｚ・・・セルプログラム、ｐ
ｂ・・・シリアルプログラミングバス、ｈｗ・・・西ハ
ンドシェークポート、ｈｓ・・・南ハンドシェークポー
ト、ｈｏ・・・東ハンドシェークポート、ｈｎ・・・北
ノ）ンドシェークポート、Ａｘ・・・Ａｘ−ソースバス
、Ｂｘ・・・Ｂｘ−ソースバス、Ｃｘ・・・Ｃｘ−結果
バス、ｐｄ・・・ポート遅延装置、ＳＵ・・・シーケン
シャル回路、ｐｍ・・・プログラムメモリ、ｂａ・・・
Ａ−バスレジスタ、ｂｂ・・・Ｂ−パスレジスタ、ｂｃ
・・・Ｃ−パスレジスタ、ｍａ・・・累算乗算器、ａｌ
・・・演算器、ｒｆ・・・レジスタブロック、「０．・
・・ｒ１５・・・レジスタブロック、Ａ・・・Ａ−ソー
スバス、Ｂ・・・Ｂ−ソースバス、ａｄ・・・ＡＬＵ遅
延段、ｋ・・・定数、ｓｅ・・・データトランスミッタ
、ｅｍ・・・データレシーバ、ｓｕｌ・・・ソースシー
ケンシャル回路、ｄａｔ・・・データワード、ｄｂ・・
・データバス、ｆｌ・・・ＦＩＦＯメモリ、ｃｌｌ・・
・第１クロツク信号、ｄｓ・・・データ出口、Ｃ１２・
・・第２クロツク信号、ｓｕ２・・・出口シーケンシャ
ル回路、ｒｅｑ・・・リクエスト信号、Ｓｑ・・・ソー
スステータス信号、ａｃｋ・・・アクルッジ信号、ｓｖ
・・・第１出口ステータス信号、ｓｔｌ・・・ソースス
トップ信号、ｓｔ２・・・出口ストツブ信号、ｓ＋・・
・第２ステータス信号、ｄａｌ・・・ＡＬＵ結果、ＳＣ
・・・条件コード、ｂｒａ・・・分岐アドレス、Ａａ。 Ｂ　ａ　−−−Ａ−ソース、Ｂ−ソースアドレス、Ｏａ
。 Ｎａ、Ｗａ、Ｓａ・・・ハンドシェークポートアドレス
。

Claims (1)

1. 【特許請求の範囲】 １、同一クロック信号で駆動される複数の同一セルが仮
   想２次元直交格子のノードに配置され、４つの通信バス
   を介して西、東、南、および北に隣接するセルプロセッ
   サであって少なくとも演算器（ＡＬＵ）と、シフト装置
   と、データ処理のためのデータメモリ装置とを有した各
   プロセッサと非同期にデータを交換するアレイプロセッ
   サにおいて、前記アレイプロセッサ（ａｐ）の全セルが
   単一チップ上に集積され、前記アレイプロセッサ（ａｐ
   ）は多重命令、多重データストリームプロセッサ（ＭＩ
   ＭＤプロセッサ）であり、各セル（ｚｐ）は個々にプロ
   グラマブルであり、前記アレイプロセッサの４つのエッ
   ジ領域の各々は、前記隣接するセルプロセッサ（ｚｐ）
   の１つの相関する通信バス（Ｖｗ、Ｖｏ、Ｖｓ、Ｖｎ）
   を前記各エッジ領域に相関する外部入出力端子（ｃｉ、
   ｃｏ）に選択的に接続する電子バススイッチ（ｂｓ）を
   有し、この電子バススイッチ（ｂｓ）を介して多重ビッ
   トデータが同時に入力および出力可能であり、チップ上
   の全セル（ｚｐ）は共通のクロック信号（ｃｌ）により
   駆動可能であり、前記各セル（ｚｐ）は、サブ回路とし
   て、Ａｘ−ソースバス（Ａｘ）と、Ｂｘ−ソースバス（
   Ｂｘ）と、Ｃｘ−結果バス（Ｃｘ）から成り、セル核の
   少なくとも一部を取り囲むリングバスシステムと；１ク
   ロック期間毎に両データ路を介して新しいデータの転送
   が可能であり、前記リングバスシステムを西（Ｖｗ）、
   東（Ｖｏ）、南（Ｖｓ）、および北（Ｖｎ）の４つの通
   信バスに接続し、データを転送するためのファーストイ
   ンファーストアウトメモリ（ＦＩＦＯ）（ｆｉ）を有し
   、前記ＦＩＦＯが空または満杯のとき受信セルまたは送
   信セルの信号処理を阻止し、この待状態の間セルの状態
   を“凍結”状態にする阻止装置を有する二方向データ転
   送装置（ハンドシェークポート）（ｈｗ、ｈｏ、ｈｓ、
   ｈｎ）と；Ａ−ソースバス（Ａ）、Ｂ−ソースバス（Ｂ
   ）、およびＣ−結果バス（Ｃ）から成り、Ａ−、Ｂ−、
   およびＣ−バスレジスタ（ｂａ、ｂｂ、ｂｃ）を介して
   前記リングバスシステムに結合された核−バスシステム
   と；入力および出力が核バスシステムに接続されたレジ
   スタブロック（ｒｆ）と；シフト機能およびローテーシ
   ョン機能を有し、入力端が前記Ａ−およびＢ−ソースバ
   ス（Ａ、Ｂ）に接続され、出力端がＡＬＵ遅延段（ａｄ
   ）を介してＣ−結果バス（Ｃ）に接続された演算器（Ａ
   ＬＵ）（ａｌ）と；入力端がＡ−およびＢ−ソースバス
   （Ａ、Ｂ）に接続され、出力端がＣ−結果バス（Ｃ）に
   接続された累算乗算器（ＭＡＣ）（ｍａ）と；全セル（
   ｚｐ）が接続されるプログラミングバス（Ｐｂ）を介し
   てロードされるプログラムメモリ（ｐｍ）と；および前
   記プログラムメモリ（ｐｍ）の格納データおよびセル（
   ｚｐ）のサブ回路からのステータス信号とが供給され、
   前記セル（ｚｐ）内のデータ処理を制御する制御ユニッ
   ト（ｓｔ）とを有することを特徴とするアレイプロセッ
   サ。 ２、前記ＡＬＵ（ａｌ）における伝搬遅延を含む、ＡＬ
   Ｕ遅延段（ａｄ）の遅延は累算乗算器（ｍａ）の伝搬遅
   延に等しいことを特徴とする請求項１に記載のアレイプ
   ロセッサ。 ３、前記セル（ｚｐ）内において、前記リングバスシス
   テムを介してデータ送信ハンドシェークポート（ｈｗ、
   ｈｏ、ｈｓ、ｈｎ）から他のデータ受信ハンドシェーク
   ポートへの信号路の遅延は、セル核を介して１つのハン
   ドシェークポートから他のハンドシェークポートへの信
   号遅延に等しく、この信号遅延の均等化は、前記データ
   受信ハンドシェークポートに含まれるポート遅延装置（
   ｐｄ）の手段により達成されることを特徴とする請求項
   ２に記載のアレイプロセッサ。 ４、前記累算乗算器（ＭＡＣ）（ｍａ）は、出力端子が
   加算器（ａｄｄ）を介してアキュムレータレジスタ（ａ
   ｒ）に接続され、アキュムレータレジスタの内容が前記
   加算器（ａｄｄ）の他の入力に供給される、パイプライ
   ンを用いた並列乗算器（ｍｐ）と；さらにオーバフロー
   信号（Ｖ）とサイン信号（Ｎ）を供給する加算器（ａｄ
   ｄ）とを有し、前記アキュムレータレジスタ（ａｒ）に
   含まれるデータワードは、Ｃ−結果バス（Ｃ）に選択的
   に接続可能であり、信号をさらに処理するための３つの
   重複レンジであって、最上位ビット群をカバーする高レ
   ンジ（ｈｉ）と、隣接する下位ビット群をカバーする低
   レンジ（ｌｏ）と；リミタ（ｌｉ）により固定の制限値
   内に任意に制限可能であり、中間ビット群のレンジをカ
   バーする中間レンジ（ｍｉｄ）の３つのレンジに分割さ
   れることを特徴とする請求項１に記載のアレイプロセッ
   サ。 ５、前記ＡＬＵ（ａｌ）はオーバフロー信号（Ｖ）、サ
   イン信号（Ｎ）、ゼロ信号（Ｚ）、およびキャリー信号
   （Ｃｒ）を供給し、コンカチネーション機能を行うため
   に、前記ＡＬＵ（ａｌ）のデータ出力（Ｄ）はデータ路
   を介してＡＬＵ（ａｌ）の２つの入力端子の１つに直接
   フィードバックされることを特徴とする請求項１に記載
   のアレイプロセッサ。 ６、前記レジスタブロック（ｒｆ）はＡ−出力およびＢ
   −出力を介して同時に読みだし、Ｑ−入力またはＲ−入
   力に書き込むことができ、前記Ａ−出力およびＢ−出力
   はＡ−およびＢ−ソースバスにそれぞれ接続され、前記
   Ｑ−入力はＡ−またはＢ−ソースバスのいずれかから供
   給され、Ｒ−入力はＣ−結果バス（Ｃ）から供給される
   ことを特徴とする請求項１に記載のアレイプロセッサ。 ７、前記プログラムメモリ（ｐｍ）に含まれる命令セッ
   ト（ｉ）は定数出力（ｋ）を介してＡ−またはＢ−ソー
   スバス（Ａ、Ｂ）のいずれかに載置可能な定数（ｋ）を
   有することを特徴とする請求項１に記載のアレイプロセ
   ッサ。 ８、前記プログラムメモリ（ｐｍ）は、オペレーション
   コード（ｏｃ）と、分岐条件として各ステータス信号の
   要求された状態を含む条件コード（ｓｃ）と、分岐アド
   レス（ｂｒａ）と、前記ハンドシェークポート（ｈｗ、
   ｈｏ、ｈｓ、ｈｎ）の１つ、レジスタセル（ｒ０、・・
   ・、Ｒ１５）の１つ、ＡＬＵ（ａｌ）、定数（ｋ）、あ
   るいはバスレジスタ（ｂａ、ｂｂ）の１つがデータソー
   スとして機能し、Ａ−およびＡｘ−ソースバス（Ａ、Ａ
   ｘ）のためのＡ−ソースアドレス（Ａａ）Ｂ−およびソ
   ースバスのためのＢ−ソースアドレス（Ｂ、Ｂｘ）と、
   前記レジスタセル（ｒ０、・・・ｒ１５）の１つを指定
   する第１出口アドレス（ｒａ）と、隣接するセルに対し
   てデータ転送を決定する付加出口アドレス（Ｏａ、Ｎａ
   、Ｗａ、Ｓａ）と、前記Ｃ−結果バス（Ｃ）に接続され
   るべきセル−核回路を指定するＣ−ソースアドレス（Ｃ
   ａ）と、およびアドレスレジスタセル（ｒｏ、・・・、
   ｒ１５）がＱ−入力またはＲ−入力を介して書き込むか
   を決定するレジスタ入力アドレス（Ｒａ）とから成るフ
   ォーマットの命令セット（ｉ）を有することを特徴とす
   る請求項１に記載のアレイプロセッサ。 ９、条件コード（ｓｃ）および分岐コード （ｂｒａ）の代わりに、定数（ｋ）が命令セット（ｉ）
   に含まれることを特徴とする請求項８に記載のアレイプ
   ロセッサ。 １０、前記チップ上において、前記クロック信号（ｃｌ
   ）はＨツリー（ｈ）としてトポロジカルに各セル（ｚｐ
   ）に経路選択されることを特徴とする請求項１に記載の
   アレイプロセッサ。