JPH03176757A - アレイプロセッサ - Google Patents
アレイプロセッサInfo
- Publication number
- JPH03176757A JPH03176757A JP2317595A JP31759590A JPH03176757A JP H03176757 A JPH03176757 A JP H03176757A JP 2317595 A JP2317595 A JP 2317595A JP 31759590 A JP31759590 A JP 31759590A JP H03176757 A JPH03176757 A JP H03176757A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- source
- array processor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004891 communication Methods 0.000 claims abstract description 28
- 238000012546 transfer Methods 0.000 claims abstract description 24
- 238000012545 processing Methods 0.000 claims abstract description 23
- 210000004027 cell Anatomy 0.000 claims description 75
- 230000006870 function Effects 0.000 claims description 7
- 238000009825 accumulation Methods 0.000 claims description 6
- 210000003855 cell nucleus Anatomy 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008014 freezing Effects 0.000 description 1
- 238000007710 freezing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/82—Architectures of general purpose stored program computers data or demand driven
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Computing Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
デジタル信号処理、例えば、1次元および多次元ビデオ
信号の処理において、アレイプロセッサが注目を集めて
いる。アレイプロセッサはデータバスを介して相互に接
続された複数のセルから成り、リアルタイムで並列処理
を行う。このようなアレイプロセッサはクロック駆動形
の場合は、“シストリックアレイプロセッサ”と呼ばれ
、データ駆動形の場合には″ウェーブフロントアレイプ
ロセッサ”と呼ばれる。これらのアレイプロセッサは、
また、大部分がデジタル信号として処理される娯楽産業
における電子工学への使用が増大している。このような
応用例の一例としては、フリッカ雑音を無くした画像再
生が可能な高品位テレビジョンがある。テレビジョン受
像機において、フリッカ雑音の無い画像を再生するには
、例えば空間的および一時的に隣接する画像ライン間に
さらにラインを補間する必要がある。ここで空間的とは
はラスタスキャン画像面を意味し、−時的とは画像シー
ケンスを意味する。
信号の処理において、アレイプロセッサが注目を集めて
いる。アレイプロセッサはデータバスを介して相互に接
続された複数のセルから成り、リアルタイムで並列処理
を行う。このようなアレイプロセッサはクロック駆動形
の場合は、“シストリックアレイプロセッサ”と呼ばれ
、データ駆動形の場合には″ウェーブフロントアレイプ
ロセッサ”と呼ばれる。これらのアレイプロセッサは、
また、大部分がデジタル信号として処理される娯楽産業
における電子工学への使用が増大している。このような
応用例の一例としては、フリッカ雑音を無くした画像再
生が可能な高品位テレビジョンがある。テレビジョン受
像機において、フリッカ雑音の無い画像を再生するには
、例えば空間的および一時的に隣接する画像ライン間に
さらにラインを補間する必要がある。ここで空間的とは
はラスタスキャン画像面を意味し、−時的とは画像シー
ケンスを意味する。
このようなウェーブフロントアレイプロセッサは、例え
ば、1987年7月発行の“コンピュータ“の20巻、
第7号のページ18乃至33(タイトル二ウエーブフロ
ントプロセッサー実現のための概念″)に記載されてい
る。SIMD(単一命令、多重データストリーム)I!
E念に基すいて、各セルは、北、東、南、および西に隣
接する各セルと通信する。セルからセルへのデータ転送
はハンドシェークプロトコール“により行われ、各セル
のクロック位相に無関係に各セルによりデータが受は取
られる。各セルにおいて、すべての計算が同じ速度で処
理されるわけではないので、データの人口と出口にはF
IFO(ファーストイン−ファーストアウト)メモリに
よりバファが設けられる。データフローの各方向に、2
つの隣接するセルのデータ路に1つのFIFOメモリが
設けられる。ハンドシェークプロトコルは通常1クロッ
ク期間で実行される。
ば、1987年7月発行の“コンピュータ“の20巻、
第7号のページ18乃至33(タイトル二ウエーブフロ
ントプロセッサー実現のための概念″)に記載されてい
る。SIMD(単一命令、多重データストリーム)I!
E念に基すいて、各セルは、北、東、南、および西に隣
接する各セルと通信する。セルからセルへのデータ転送
はハンドシェークプロトコール“により行われ、各セル
のクロック位相に無関係に各セルによりデータが受は取
られる。各セルにおいて、すべての計算が同じ速度で処
理されるわけではないので、データの人口と出口にはF
IFO(ファーストイン−ファーストアウト)メモリに
よりバファが設けられる。データフローの各方向に、2
つの隣接するセルのデータ路に1つのFIFOメモリが
設けられる。ハンドシェークプロトコルは通常1クロッ
ク期間で実行される。
1987年7月発行の20巻、第7号のページ102乃
至103には、データ駆動アレイプロセッサが記載され
ている。(タイトル: “データ駆動アレイプロセッサ
の概念と実行”)このアレイプロセッサはVLSI(大
規模集積回路)チップに集積され、各セルは内部リング
バスシステムにより隣接する6個のセルとデータを交換
することができる。アレイプロセッサ内のいくつかのグ
ローバルバスにより、各セルは外部コンピュータと直接
通信することができる。
至103には、データ駆動アレイプロセッサが記載され
ている。(タイトル: “データ駆動アレイプロセッサ
の概念と実行”)このアレイプロセッサはVLSI(大
規模集積回路)チップに集積され、各セルは内部リング
バスシステムにより隣接する6個のセルとデータを交換
することができる。アレイプロセッサ内のいくつかのグ
ローバルバスにより、各セルは外部コンピュータと直接
通信することができる。
1987年12月発行の“IEEEコンピュータによる
トランザクション゛C−36巻、第12号、ページ15
23乃至1538(タイトル:ワーブコンピュタm:ア
ーキテクチャ、実行、および性能)には、各セルがプラ
グイン形式のカード上に実現されたプロセッサモジュー
ルから成り、各セルを結合して一次元のシストリックア
レイを形成したアレイプロセッサが記載されている。各
プロセッサはMID (多重命令、多重データストリー
ム)原理にもとすいて別個にプログラム可能であり、種
々のタスクに対して柔軟性を有している。各モジュール
間の通信はキューイングにより行われる。キュー(FI
FO)が満杯あるいは空の場合には、送信および受信の
各モジュールはキューを介してデータトラフィックが操
作できるまで、すなわち新しいデータのスロットが作ら
れるまで、言い替えれば新しいデータが得られるまで阻
止される。この結果、種々のセルプログラムを正確に同
期させるためのシーケンスコントロールは必要ないので
プロセッサのプログラミングがきわめて柔軟性富む。
トランザクション゛C−36巻、第12号、ページ15
23乃至1538(タイトル:ワーブコンピュタm:ア
ーキテクチャ、実行、および性能)には、各セルがプラ
グイン形式のカード上に実現されたプロセッサモジュー
ルから成り、各セルを結合して一次元のシストリックア
レイを形成したアレイプロセッサが記載されている。各
プロセッサはMID (多重命令、多重データストリー
ム)原理にもとすいて別個にプログラム可能であり、種
々のタスクに対して柔軟性を有している。各モジュール
間の通信はキューイングにより行われる。キュー(FI
FO)が満杯あるいは空の場合には、送信および受信の
各モジュールはキューを介してデータトラフィックが操
作できるまで、すなわち新しいデータのスロットが作ら
れるまで、言い替えれば新しいデータが得られるまで阻
止される。この結果、種々のセルプログラムを正確に同
期させるためのシーケンスコントロールは必要ないので
プロセッサのプログラミングがきわめて柔軟性富む。
1989年発行の“音響工学、通話、および信号処理に
関するI EEE国際会議の手続″ベージ2476乃至
2479(タイトル:プログラマブルビデオ信号プロセ
ッサ〉には、チップ上に3つのセルが集積され、各セル
間でデータを交換するとともに、双方向モードでチップ
境界を越えてデータを転送するMIMDアレイプロセッ
サが記載されている。このプロセッサは3角形トポロジ
を有し、クロック制御相互セル通信により、リアルタイ
ムでビデオ信号を処理する。各セルは、クロスバ−スイ
ッチに相互接続され、並列に動作するいくつかの処理エ
レメントおよびメモリエレメントを有している。各エレ
メントはサイクロスタティック(cyclo−stat
ic) (分岐無しに周期的に実行されるプログラム
)により制御される。すべての動作はプロセッサのクロ
ックに同期しており、このクロックの周波数はサンプリ
ング周波数の倍数である。
関するI EEE国際会議の手続″ベージ2476乃至
2479(タイトル:プログラマブルビデオ信号プロセ
ッサ〉には、チップ上に3つのセルが集積され、各セル
間でデータを交換するとともに、双方向モードでチップ
境界を越えてデータを転送するMIMDアレイプロセッ
サが記載されている。このプロセッサは3角形トポロジ
を有し、クロック制御相互セル通信により、リアルタイ
ムでビデオ信号を処理する。各セルは、クロスバ−スイ
ッチに相互接続され、並列に動作するいくつかの処理エ
レメントおよびメモリエレメントを有している。各エレ
メントはサイクロスタティック(cyclo−stat
ic) (分岐無しに周期的に実行されるプログラム
)により制御される。すべての動作はプロセッサのクロ
ックに同期しており、このクロックの周波数はサンプリ
ング周波数の倍数である。
ヨーロッパ特許出願EP−^0277262は複数の同
一のセルが同じクロックで制御されるアレイプロセッサ
を開示している。各セルは仮想的な2次元格子上のノー
ドに配置され、4つの通信バスを介して西、東、南、お
よび北に隣接するセルとデータを交換する。データ転送
はセル間で非同期である。各セルはデータメモリ、演算
ユニット(ALU)、およびシフトレジスタを有してい
る。
一のセルが同じクロックで制御されるアレイプロセッサ
を開示している。各セルは仮想的な2次元格子上のノー
ドに配置され、4つの通信バスを介して西、東、南、お
よび北に隣接するセルとデータを交換する。データ転送
はセル間で非同期である。各セルはデータメモリ、演算
ユニット(ALU)、およびシフトレジスタを有してい
る。
この発明の目的は、モノリシック集積に適し、光なるソ
ースからのリアルタイムのデジタル信号処理を可能にし
、外部制御プログラム(ソフトウェア)の制御により、
非常に多くの異なる信号処理タスクを取り扱うのに適し
、特に娯楽電子機器におけるビデオ信号処理に適したア
レイプロセッサを提供することである。
ースからのリアルタイムのデジタル信号処理を可能にし
、外部制御プログラム(ソフトウェア)の制御により、
非常に多くの異なる信号処理タスクを取り扱うのに適し
、特に娯楽電子機器におけるビデオ信号処理に適したア
レイプロセッサを提供することである。
(大施例)
第1図のブロック図に示されるアレイプロセッサapは
16間のセルzpから成る方形のアレイを仔する。
16間のセルzpから成る方形のアレイを仔する。
各セルは、西方向V w 、南方向Vs、東方向Vo、
および北方向Vnにそれぞれ1つの通信バスを有してい
る。これらのバスは各隣接するセルzpに接続されるか
あるいは、外部セルの場合には4つのバススイッチbs
の1つに接続される。
および北方向Vnにそれぞれ1つの通信バスを有してい
る。これらのバスは各隣接するセルzpに接続されるか
あるいは、外部セルの場合には4つのバススイッチbs
の1つに接続される。
従って、各バススイッチは外部セルの4つの通信バスを
結合する。各バススイッチは電子マルチウェファ多接点
スイッチとして作用する。各スイッチ位置において、接
続される通信バスのすべてのデータ入力およびデータ出
力ビットは、外部アレイポートを形成する同じビット数
の外部入力および出力端子ci、coに接続されている
。さらに、ハンドシェーク処理を実行するのに使用され
る、各通信バスに割り当てられたステータス信号はバス
スイッチbsを介して経路選択が行われる。アレイプロ
セッサapの4つのサイド(東西南北)には、このよう
なバススイッチが設けられているので、4つの外部ポー
トがある。すなわち、西アレイポートCw、南アレイポ
ートCs、東アレイポートCo、および北アレイポート
Cnである。
結合する。各バススイッチは電子マルチウェファ多接点
スイッチとして作用する。各スイッチ位置において、接
続される通信バスのすべてのデータ入力およびデータ出
力ビットは、外部アレイポートを形成する同じビット数
の外部入力および出力端子ci、coに接続されている
。さらに、ハンドシェーク処理を実行するのに使用され
る、各通信バスに割り当てられたステータス信号はバス
スイッチbsを介して経路選択が行われる。アレイプロ
セッサapの4つのサイド(東西南北)には、このよう
なバススイッチが設けられているので、4つの外部ポー
トがある。すなわち、西アレイポートCw、南アレイポ
ートCs、東アレイポートCo、および北アレイポート
Cnである。
例えば、各通信バスがデータ入力に12ビツト、データ
出力に12ビツトで構成されている場合には、各アレイ
ポートはデータ出力に12の外部出力端子coと、デー
タ入力に12の外部入力端子ciを有する。アレイプロ
セッサミル内およびアレイプロセッサミル外のデータ転
送は狭義に並列に行われるので、任意の数のアレイポー
ト、、すを結合して狭義の並列データ転送を有した大規
模アレイを形成することができる。この結果、例えば、
テレビジョン、画像処理、グラフィック、多次元フィル
タの領域における複雑な問題を解決することができる。
出力に12ビツトで構成されている場合には、各アレイ
ポートはデータ出力に12の外部出力端子coと、デー
タ入力に12の外部入力端子ciを有する。アレイプロ
セッサミル内およびアレイプロセッサミル外のデータ転
送は狭義に並列に行われるので、任意の数のアレイポー
ト、、すを結合して狭義の並列データ転送を有した大規
模アレイを形成することができる。この結果、例えば、
テレビジョン、画像処理、グラフィック、多次元フィル
タの領域における複雑な問題を解決することができる。
各アレイプロセッサ内にデータ転送機能を設けることに
より、各アレイプロセッサを第8a図に示すように、リ
ニア状に直列に接続することにより、48ビツトまでの
リニアデータを転送することができるとともに、第8b
図に示すようにアレイプロセッサをプレーナ状に直列に
接続すれば、2つの独立した方向に24ビツトまでのデ
ータを転送することができる。これは、通信バスが12
の入力ビットと12の出力ビットを有する上記仮定例に
適用される。従って、きわめて効率的な転送装置をユー
ザに提供することができる。第8a図および8b図にお
いて、それぞれ上部は論理データ路を示し、下部は外部
アレイ入力ポートおよび出力ポートの相関する物理相互
接続を示す。
より、各アレイプロセッサを第8a図に示すように、リ
ニア状に直列に接続することにより、48ビツトまでの
リニアデータを転送することができるとともに、第8b
図に示すようにアレイプロセッサをプレーナ状に直列に
接続すれば、2つの独立した方向に24ビツトまでのデ
ータを転送することができる。これは、通信バスが12
の入力ビットと12の出力ビットを有する上記仮定例に
適用される。従って、きわめて効率的な転送装置をユー
ザに提供することができる。第8a図および8b図にお
いて、それぞれ上部は論理データ路を示し、下部は外部
アレイ入力ポートおよび出力ポートの相関する物理相互
接続を示す。
アレイプロセッサapのリアルタイム信号処理は、特に
高品位テレビジョン(HDTV)信号を処理する場合に
は、高速クロックレートが要求される。例えば、125
MHzのクロック信号を同時にチップに分配するために
は、クロックラインを注意深く経路選択する必要がある
。さもなければ、各セルzpのクロック信号間の位相差
が非常に大きくなる。クロックclの分配に有効な構成
は、いわゆるH形ツリーhである。このツリーでは分岐
したクロックラインは末端まで均一に負荷がかかり、同
じライン長で各セルにクロックが供給される。このよう
な構成は、例えば1985年8月発行の“I EEE
コンピュータによるトランザクション”c−34巻、
第8号、ページ734乃至740の“同期式大規模VL
SIプロセッサアレイ゛に記載されている。この発明を
図示した図面の第1図において、Hツリーhは各セルz
p間の破線として示されている。
高品位テレビジョン(HDTV)信号を処理する場合に
は、高速クロックレートが要求される。例えば、125
MHzのクロック信号を同時にチップに分配するために
は、クロックラインを注意深く経路選択する必要がある
。さもなければ、各セルzpのクロック信号間の位相差
が非常に大きくなる。クロックclの分配に有効な構成
は、いわゆるH形ツリーhである。このツリーでは分岐
したクロックラインは末端まで均一に負荷がかかり、同
じライン長で各セルにクロックが供給される。このよう
な構成は、例えば1985年8月発行の“I EEE
コンピュータによるトランザクション”c−34巻、
第8号、ページ734乃至740の“同期式大規模VL
SIプロセッサアレイ゛に記載されている。この発明を
図示した図面の第1図において、Hツリーhは各セルz
p間の破線として示されている。
すべてのセルzpが接続されるプログラムバスpbは1
点鎖線で示されている。各アドレスを介して各セルzp
に到達するセルプログラムpzは外部から入力される。
点鎖線で示されている。各アドレスを介して各セルzp
に到達するセルプログラムpzは外部から入力される。
アプリケーションプログラムの場合には、セルプログラ
ムpzは通常固定であり、変更されることはめったにな
いので、シリアルプログラミングバスで十分である。
ムpzは通常固定であり、変更されることはめったにな
いので、シリアルプログラミングバスで十分である。
第1図とは異なり、各セルzpはまた種々の長方形、あ
るいは1次元、すなわちリニアにも構成可能である。セ
ルzpの数は使用する集積技術によってのみ制限される
。
るいは1次元、すなわちリニアにも構成可能である。セ
ルzpの数は使用する集積技術によってのみ制限される
。
第2図はセルzpのブロック図である。各4つの外側に
は、2方向データ転送装置()1ンドシエクポート)、
すなわち西ハンドシェークポートhw、南ハンドンエー
クポートhs、東l\ンドシェークポートho、および
北ノ\ンドシェークポートhnが設けられている。各ノ
\ンドシェークポートは相関する通信バス、すなわち西
通信バスV w 。
は、2方向データ転送装置()1ンドシエクポート)、
すなわち西ハンドシェークポートhw、南ハンドンエー
クポートhs、東l\ンドシェークポートho、および
北ノ\ンドシェークポートhnが設けられている。各ノ
\ンドシェークポートは相関する通信バス、すなわち西
通信バスV w 。
南通信バスVs、東通信バスVo、および北通信バスV
n上のデータ転送を制御する。通信バスに並列に設けら
れた制御ライン(第2図には示していない)を介して2
つのハンドシェークポートがハンドンエーク処理のため
の制御信号を交換する。
n上のデータ転送を制御する。通信バスに並列に設けら
れた制御ライン(第2図には示していない)を介して2
つのハンドシェークポートがハンドンエーク処理のため
の制御信号を交換する。
この交換はハンドシェークプロトコルの手段により行わ
れる。
れる。
セルの実際の信号処理部、すなわちセル核は少なくとも
一部かり、ングバスシステムにより囲まれている。リン
グバスシステムは、Ax−ソースバスAx、Bx−ソー
スバスBx、およびCx−ソースバスCxで構成され、
各バスは12ビツトバスである。各ハンドシェークポー
トはAx−Bx−、Cx−リングバスに対してそれぞれ
3つの12ビツトデ一タ入力を有するとともに、Ax−
およびBx−リングバスに対してそれぞれ2つの12ビ
ットデータ出力を有する。データ出力はハンドシェーク
ポート内のファーストインファーストアウトメモリ(F
IFO)から供給される。
一部かり、ングバスシステムにより囲まれている。リン
グバスシステムは、Ax−ソースバスAx、Bx−ソー
スバスBx、およびCx−ソースバスCxで構成され、
各バスは12ビツトバスである。各ハンドシェークポー
トはAx−Bx−、Cx−リングバスに対してそれぞれ
3つの12ビツトデ一タ入力を有するとともに、Ax−
およびBx−リングバスに対してそれぞれ2つの12ビ
ットデータ出力を有する。データ出力はハンドシェーク
ポート内のファーストインファーストアウトメモリ(F
IFO)から供給される。
ハンドシェークポートのAx−およびBx−データ入力
はポート遅延装置pciに接続される。ポート遅延装置
は信号を指定された時間量だけ遅延する。後述するよう
に、この遅延は、リングバスシステム上を転送するデー
タは、セル核を介して最初に経路選択されたデータより
も先にハンドシェークポートに現われてはいけないとい
う要求にもとずくものである。このようにして、セル核
による処理と無関係に外部からアクセス可能なデータを
同時に得ることができる。セル核からのデータはCx−
結果バスCx上に出力される。バスCx上のデータはハ
ンドシェークポートに転送される。
はポート遅延装置pciに接続される。ポート遅延装置
は信号を指定された時間量だけ遅延する。後述するよう
に、この遅延は、リングバスシステム上を転送するデー
タは、セル核を介して最初に経路選択されたデータより
も先にハンドシェークポートに現われてはいけないとい
う要求にもとずくものである。このようにして、セル核
による処理と無関係に外部からアクセス可能なデータを
同時に得ることができる。セル核からのデータはCx−
結果バスCx上に出力される。バスCx上のデータはハ
ンドシェークポートに転送される。
このデータはこれ以上遅延する必要がないので、ハンド
シェークポート内のシーケンシャル回路suに直接転送
される。ハンドシェークプロトコルを実行することによ
り、シーケンシャル回路SUはAx−ソースバスまたは
Bx−ソースバスからの遅延されたデータ、あるいはC
x−結果バスからの遅延されていないデータを通信バス
を介して隣接するセルに転送する。受信すべきデータは
ハンドシェークプロトコルに従って相関する通信バスを
介してシーケンシャル回路SUに転送され、PIFOf
fにロードされ、−次的に格納される。FiFOffか
ら、上述したようにAx −ソースまたはBx−ソース
バスのいずれかに出力される。
シェークポート内のシーケンシャル回路suに直接転送
される。ハンドシェークプロトコルを実行することによ
り、シーケンシャル回路SUはAx−ソースバスまたは
Bx−ソースバスからの遅延されたデータ、あるいはC
x−結果バスからの遅延されていないデータを通信バス
を介して隣接するセルに転送する。受信すべきデータは
ハンドシェークプロトコルに従って相関する通信バスを
介してシーケンシャル回路SUに転送され、PIFOf
fにロードされ、−次的に格納される。FiFOffか
ら、上述したようにAx −ソースまたはBx−ソース
バスのいずれかに出力される。
これらの動作およびその他の動作は、プログラムメモリ
pmに格納された命令セットiに従ってセルzp内の制
御ユニットstにより制御される。
pmに格納された命令セットiに従ってセルzp内の制
御ユニットstにより制御される。
説明をn車にするために、第2図では、通常マルチビッ
トバスとして実現されるデータリンクのみを示し、制御
ラインは示していない。すべてのハンドシェークポート
は同一であるので、内部データ路は西ハンドシェークポ
ートhwの詳細のみを示す。
トバスとして実現されるデータリンクのみを示し、制御
ラインは示していない。すべてのハンドシェークポート
は同一であるので、内部データ路は西ハンドシェークポ
ートhwの詳細のみを示す。
リングバスシステムはセルの異なるハンドシェークポー
ト間で非常に柔軟性のあるデータ交換を可能にする。例
えば、リングバスAx、Bx。
ト間で非常に柔軟性のあるデータ交換を可能にする。例
えば、リングバスAx、Bx。
Cx上に3つの別個のデータストリームを転送可能であ
り、ソースバスAx、Bxには、各1つのポートからデ
ータを供給され、結果バスCxは一度に最高4ポートに
結果データを供給することができる。
り、ソースバスAx、Bxには、各1つのポートからデ
ータを供給され、結果バスCxは一度に最高4ポートに
結果データを供給することができる。
リングバスシステムの他に、セルzpは内部データ処理
のための核バスシステムを有する。このバスシステムは
A−ソースバス、B−ソースバス、およびC−ソースバ
スで構成される。A−ソースバスA1およびB−ソース
バスBには、それぞれ、A−バスレジスタbaおよびB
−パスレジスタbbを介してAx−ソースバスAxおよ
びBx−ソースバスからデータが供給可能である。同様
に、c−結果バスCはC−パスレジスタbcを介してC
x−結果バスCxにデータを供給することができる。こ
れらのパスレジスタは、核バスシステムをリングバスシ
ステムから切り離すとともに、新しいデータワードによ
りオーバレイされるまで、データワードを保持すること
ができる。ハンドシェークポートからリードされ、−次
的にパスレジスタba、bbに格納されたデータワード
は、ノ\ンドシェークポートに対する別のアクセスによ
りデータか書き換えられるまで、セル核の信号処理回路
により使用可能である。セル核内の信号処理は、入力端
子がA−ソースバスA、およびB−ソースバスBに接続
され、出力端子がC−結果ノくスCに接続された累積乗
算器(MAC)maと、シフト機能およびローテーショ
ン機能を有し、入力端子がA−ソースバスAおよびB−
ソースノくスBに接続され、出力端子がALU遅延段a
dを介してC−結果バスCに接続された演算ユニット(
ALU)alにより行われる。
のための核バスシステムを有する。このバスシステムは
A−ソースバス、B−ソースバス、およびC−ソースバ
スで構成される。A−ソースバスA1およびB−ソース
バスBには、それぞれ、A−バスレジスタbaおよびB
−パスレジスタbbを介してAx−ソースバスAxおよ
びBx−ソースバスからデータが供給可能である。同様
に、c−結果バスCはC−パスレジスタbcを介してC
x−結果バスCxにデータを供給することができる。こ
れらのパスレジスタは、核バスシステムをリングバスシ
ステムから切り離すとともに、新しいデータワードによ
りオーバレイされるまで、データワードを保持すること
ができる。ハンドシェークポートからリードされ、−次
的にパスレジスタba、bbに格納されたデータワード
は、ノ\ンドシェークポートに対する別のアクセスによ
りデータか書き換えられるまで、セル核の信号処理回路
により使用可能である。セル核内の信号処理は、入力端
子がA−ソースバスA、およびB−ソースバスBに接続
され、出力端子がC−結果ノくスCに接続された累積乗
算器(MAC)maと、シフト機能およびローテーショ
ン機能を有し、入力端子がA−ソースバスAおよびB−
ソースノくスBに接続され、出力端子がALU遅延段a
dを介してC−結果バスCに接続された演算ユニット(
ALU)alにより行われる。
高速データバッファリングは、たとえば16個の選択的
にアクセス可能なレジスタセルrO1・・・r15を有
するレジスタブロックrfにより行われる。高速アクセ
スを可能とするために、このレジスタブロックはA−出
力およびB−出力を介して同時に読みだし可能であり、
Q−入力あるいはR−入力を介して書き込み可能である
。従って、レジスタブロックrfはセルの3つのアドレ
ス処理に適しており、2つのオペランドを結合して各ク
ロック期間ごとに結果を格納する。レジスタブロック「
fのR−入力はC−結果バスCのみから供給され、他方
Q−入力はA−ソースバスAあるいはB−ソースバスB
のいずれかから供給される。
にアクセス可能なレジスタセルrO1・・・r15を有
するレジスタブロックrfにより行われる。高速アクセ
スを可能とするために、このレジスタブロックはA−出
力およびB−出力を介して同時に読みだし可能であり、
Q−入力あるいはR−入力を介して書き込み可能である
。従って、レジスタブロックrfはセルの3つのアドレ
ス処理に適しており、2つのオペランドを結合して各ク
ロック期間ごとに結果を格納する。レジスタブロック「
fのR−入力はC−結果バスCのみから供給され、他方
Q−入力はA−ソースバスAあるいはB−ソースバスB
のいずれかから供給される。
M A Cm aのバイブラインの深さはALUa 1
のバイブラインの深さよりも大きいので、ALU遅延段
adの遅延により時間補償が行われる。
のバイブラインの深さよりも大きいので、ALU遅延段
adの遅延により時間補償が行われる。
入力動作として、従前の動作の結果を用いる動作−これ
は“コンカチネーション”動作ともよばれる−の場合に
は、ALUa 1の出力りが直接ALU入力の1つに戻
される。第2図では、これは、ALUa lの8入力で
ある。このダイレクトフィードバラツクにより、ALU
遅延段の回転待177間が最小になる。
は“コンカチネーション”動作ともよばれる−の場合に
は、ALUa 1の出力りが直接ALU入力の1つに戻
される。第2図では、これは、ALUa lの8入力で
ある。このダイレクトフィードバラツクにより、ALU
遅延段の回転待177間が最小になる。
プログラムメモリpmに格納された命令セットiは常数
Kを有して常数出力Kを介してA−ソースバスあるいは
B−ソースバスのいずれかに出力される。
Kを有して常数出力Kを介してA−ソースバスあるいは
B−ソースバスのいずれかに出力される。
第3図は、2方向データ転送装置の一部を示すブロック
図である。この装置は上述したように、ハンドシェーク
ポート”とも呼ばれる。説明の簡111のために、1方
向にデータ転送するのに必要な回路部分のみを示す。双
方向データトララフイックの場合には、各ハンドシェー
クポートはデータトランスミッタseおよびデータレシ
ーバemを有する。ゲートtrは、シーケンシャル回路
SUの一部を形成するものと考えられる。ゲートt「は
、データワードdatをバッファリングする。バッファ
リングされたデータは、データバスdbを介してデータ
レシーバemに転送される。
図である。この装置は上述したように、ハンドシェーク
ポート”とも呼ばれる。説明の簡111のために、1方
向にデータ転送するのに必要な回路部分のみを示す。双
方向データトララフイックの場合には、各ハンドシェー
クポートはデータトランスミッタseおよびデータレシ
ーバemを有する。ゲートtrは、シーケンシャル回路
SUの一部を形成するものと考えられる。ゲートt「は
、データワードdatをバッファリングする。バッファ
リングされたデータは、データバスdbを介してデータ
レシーバemに転送される。
データレシーバem内の受信ハンドシェークポートはF
IFOメモリfiおよび出口シーケンシャル回路su2
を有する。データトランスミッタseは、例えば第1ク
ロツク信号allによりクロックされ、セル核内のデー
タソースの1つであるデータソースdqを有する。デー
タレシーバem内の対応する装置は、例えば、第2クロ
ツク信号c12により制御され、受信セルの核内のデー
タ出口の1つであるデータ出口dsである。2つのクロ
ックell、c12は同一周波数であるが、位相は第4
図に示すように遅延量の差により異ならせることがるで
きる。
IFOメモリfiおよび出口シーケンシャル回路su2
を有する。データトランスミッタseは、例えば第1ク
ロツク信号allによりクロックされ、セル核内のデー
タソースの1つであるデータソースdqを有する。デー
タレシーバem内の対応する装置は、例えば、第2クロ
ツク信号c12により制御され、受信セルの核内のデー
タ出口の1つであるデータ出口dsである。2つのクロ
ックell、c12は同一周波数であるが、位相は第4
図に示すように遅延量の差により異ならせることがるで
きる。
上述した非同期のハンドシェークプロトコルにより、2
つのクロック信号がそれぞれ異なる時間量遅延されたと
してもあるいは、周波数が違う場合でも、データ転送を
正しく行うことができる。
つのクロック信号がそれぞれ異なる時間量遅延されたと
してもあるいは、周波数が違う場合でも、データ転送を
正しく行うことができる。
以下、動作シーケンスを第4図のタイミング図を参照し
て説明する。
て説明する。
データトランスミッタseがデータワードdatを送信
したい場合、時刻1においてリクエスト信号reqを出
口シーケンシャル回路su2に送る。リクエスト信号は
、出口シーケンシャル回路su2からのアクルッジ信号
ackがセットされない場合にのみ送ることができる。
したい場合、時刻1においてリクエスト信号reqを出
口シーケンシャル回路su2に送る。リクエスト信号は
、出口シーケンシャル回路su2からのアクルッジ信号
ackがセットされない場合にのみ送ることができる。
アクルッジ信号がセットされないということは、データ
レシーバemがデータワードを受信できるレディ状態に
あることを示す。データワードの受信は時刻2において
アクルッジ信号をセットすることによりソースシーケン
シャル回路sulに知らされる。この信号は、データワ
ードdatが実際に受信されるまで送信されない。デー
タ信号は、リクエスト信号reqの開始までに、安定状
態になっていなければならない。
レシーバemがデータワードを受信できるレディ状態に
あることを示す。データワードの受信は時刻2において
アクルッジ信号をセットすることによりソースシーケン
シャル回路sulに知らされる。この信号は、データワ
ードdatが実際に受信されるまで送信されない。デー
タ信号は、リクエスト信号reqの開始までに、安定状
態になっていなければならない。
ソースシーケンシャル回路sulは時刻3において、リ
クエスト信号reqをリセットすることにより、アクル
ッジ信号ackの受信を認識する。同時に、データワー
ドdatはキャンセル可能である。時刻4において、ア
クルツジ信号ackをリセットすることにより新しいデ
ータワードdatを受は入れるための、出口シーケンシ
ャル回路su2の用意ができたことをソースシーケンシ
ャル回路sulに知らせる。このことは、FIFOメモ
リfi内の少なくとも1つセルが空であることを意味す
る。最も早い場合には、時刻5において、新しいデータ
転送が始まる。このようにして、全体のデータ転送が1
クロック期間で非同期に行われる。
クエスト信号reqをリセットすることにより、アクル
ッジ信号ackの受信を認識する。同時に、データワー
ドdatはキャンセル可能である。時刻4において、ア
クルツジ信号ackをリセットすることにより新しいデ
ータワードdatを受は入れるための、出口シーケンシ
ャル回路su2の用意ができたことをソースシーケンシ
ャル回路sulに知らせる。このことは、FIFOメモ
リfi内の少なくとも1つセルが空であることを意味す
る。最も早い場合には、時刻5において、新しいデータ
転送が始まる。このようにして、全体のデータ転送が1
クロック期間で非同期に行われる。
リクエスト信号およびアクルッジ信号の解除とキャンセ
ルは、データトランスミッタseおよびデータレシーバ
emからのステータス信号と論理的に結合される。例え
ば、リクエスト信号reqは、データソースdqがデー
タワードdatを生成したことを、ソースステータス信
号sqが知らせているときのみ解除することができる。
ルは、データトランスミッタseおよびデータレシーバ
emからのステータス信号と論理的に結合される。例え
ば、リクエスト信号reqは、データソースdqがデー
タワードdatを生成したことを、ソースステータス信
号sqが知らせているときのみ解除することができる。
受信側では、リクエスト信号reqのセットに続いて、
72717213号ackがセットされる。アクルッジ
信号ackは、FIFOメモリfi内の少なくとも1つ
のセルが空であることを、第1出口ステータス信号SV
が示しているときのみ、キャンセルされる。アクルッジ
信号のキャンセルに続いて、リクエスト信号reqのキ
ャンセルがデータトランスミッタseにおいて行われる
。アクルッジ信号がキャンセルされないと、ソースシー
ケンシャル回路sulは新しいデータワードの転送を開
始できない。
72717213号ackがセットされる。アクルッジ
信号ackは、FIFOメモリfi内の少なくとも1つ
のセルが空であることを、第1出口ステータス信号SV
が示しているときのみ、キャンセルされる。アクルッジ
信号のキャンセルに続いて、リクエスト信号reqのキ
ャンセルがデータトランスミッタseにおいて行われる
。アクルッジ信号がキャンセルされないと、ソースシー
ケンシャル回路sulは新しいデータワードの転送を開
始できない。
データ転送を1クロック期間で完了させるには、ハンド
シェークプロトコルの4つのフェーズをすべて1クロッ
ク期間で実行する必要がある。これは、いかなる高周波
クロック信号によっても、同期または非同期で行うこと
ができる。いずれの場合においても、ハンドシェークプ
ロトコルの各フェーズをロックすることによりデータ転
送を正しく行うことができる。
シェークプロトコルの4つのフェーズをすべて1クロッ
ク期間で実行する必要がある。これは、いかなる高周波
クロック信号によっても、同期または非同期で行うこと
ができる。いずれの場合においても、ハンドシェークプ
ロトコルの各フェーズをロックすることによりデータ転
送を正しく行うことができる。
データレシーバemが、平均的にデータトランスミッタ
seにより発生されるデータと同じだけ受信する場合に
は、FIFOメモリfiが大きければそれだけ独立した
データ交換量も大きくなることは明かである。これが保
証されない場合には、データがデータソースdqにおい
て失われたかあるいはデータ出口dsがFIOFメモリ
fiの空のセルから読んだことになる。このような、状
態は、NOP命令をプログラム中に挿入することにより
避けなければならない。しかしながら、これには、アレ
イプロセッサにおける各信号路のラン時間を正確にモニ
タする必要があり、プログラミングが非常に困難である
。
seにより発生されるデータと同じだけ受信する場合に
は、FIFOメモリfiが大きければそれだけ独立した
データ交換量も大きくなることは明かである。これが保
証されない場合には、データがデータソースdqにおい
て失われたかあるいはデータ出口dsがFIOFメモリ
fiの空のセルから読んだことになる。このような、状
態は、NOP命令をプログラム中に挿入することにより
避けなければならない。しかしながら、これには、アレ
イプロセッサにおける各信号路のラン時間を正確にモニ
タする必要があり、プログラミングが非常に困難である
。
従って、この発明によれば、各シーケンシャル回路5L
II、SL+2により、プログラマは、各データ路のロ
ジックの同期に注意を払う必要が無い。
II、SL+2により、プログラマは、各データ路のロ
ジックの同期に注意を払う必要が無い。
例えば、データソースdQとゲートtrはソースシーケ
ンシャル回路sulからのソースストップ信号stlに
より阻止され、ソースストップ信号stlは、データレ
シーバemが受信レディ状態になっていないことを、ア
クルッジ信号が示している場合には解除される。他方、
すべてのセルが空であることをFIFOメモリfiから
の第2ステータス信号siが示しているときは、データ
レシーバemのデータ出口dsは、出口シーケンシャル
回路su2からの出口ストツブ信号st2により阻止さ
れる。ストップ信号がアクティブである限り、各セルの
状態は凍結”状態であり、特に、データ間の時間関係が
保存される。セル状態の凍結には、セルzp内にさらに
回路が必要になるが、それだけプログラミングは容易に
なる。
ンシャル回路sulからのソースストップ信号stlに
より阻止され、ソースストップ信号stlは、データレ
シーバemが受信レディ状態になっていないことを、ア
クルッジ信号が示している場合には解除される。他方、
すべてのセルが空であることをFIFOメモリfiから
の第2ステータス信号siが示しているときは、データ
レシーバemのデータ出口dsは、出口シーケンシャル
回路su2からの出口ストツブ信号st2により阻止さ
れる。ストップ信号がアクティブである限り、各セルの
状態は凍結”状態であり、特に、データ間の時間関係が
保存される。セル状態の凍結には、セルzp内にさらに
回路が必要になるが、それだけプログラミングは容易に
なる。
上述したハンドシェーク制御によれば、ハンドシェーク
ポート間でデータが非同期に転送可能であり、ハンドシ
ェークプロトコル細部にわたって種々変形実行可能であ
るので、非常に大きな微分遅延、例えばチップ1.1j
限を越えるような遅延をも考慮することかできる。
ポート間でデータが非同期に転送可能であり、ハンドシ
ェークプロトコル細部にわたって種々変形実行可能であ
るので、非常に大きな微分遅延、例えばチップ1.1j
限を越えるような遅延をも考慮することかできる。
第5図のブロック図に示される累積乗算器(M A C
’)は並列乗算器mpで構成され、このA−入力および
B−入力は、例えばそれぞれ12ビツトから成る。並列
乗算器mpからの符号付出力信号は加算器acidの一
方の入力に印加され、この加算器の他め入力には、アキ
ュムレータレジスタarの出力が供給され、アキュムレ
ータレジスタarの入力は加算器addの出力に接続さ
れている。第5図の実施例において、アキュムレータレ
ジスタarは一29ビットのメモリキャパシタを有して
いる。アキュムレータレジスタarのさらに5ビツトが
2つの12−ビット数の乗算に対する最大可能累算レン
ジを表す。2の補数表示では、サイン符号を有する。
’)は並列乗算器mpで構成され、このA−入力および
B−入力は、例えばそれぞれ12ビツトから成る。並列
乗算器mpからの符号付出力信号は加算器acidの一
方の入力に印加され、この加算器の他め入力には、アキ
ュムレータレジスタarの出力が供給され、アキュムレ
ータレジスタarの入力は加算器addの出力に接続さ
れている。第5図の実施例において、アキュムレータレ
ジスタarは一29ビットのメモリキャパシタを有して
いる。アキュムレータレジスタarのさらに5ビツトが
2つの12−ビット数の乗算に対する最大可能累算レン
ジを表す。2の補数表示では、サイン符号を有する。
加算器addは加算出力信号として、所定のレンジの数
を越えたことを示すオーバフロー信号V。
を越えたことを示すオーバフロー信号V。
および加算結果が負であることを示すサイン信号Nを出
力する。
力する。
アキュムレータレジスタarの内容は3つの態様でC−
結果バスCに載せることができる。例えば、C−結果バ
スCが12ビツト幅である場合には、当然上位12ビツ
トこのバスに載せる。第1の方法は、レジスタの内容を
連続的に読みだすことである。すなわち、最初にハイレ
ンジhiとして上位12ビツトを読みだし、つぎにロウ
レンジioとして次の下位12ビツトを読む。アキュム
レータレジスタ内の5つの最下位ビットは考慮しない。
結果バスCに載せることができる。例えば、C−結果バ
スCが12ビツト幅である場合には、当然上位12ビツ
トこのバスに載せる。第1の方法は、レジスタの内容を
連続的に読みだすことである。すなわち、最初にハイレ
ンジhiとして上位12ビツトを読みだし、つぎにロウ
レンジioとして次の下位12ビツトを読む。アキュム
レータレジスタ内の5つの最下位ビットは考慮しない。
第2の方法は、例えば、レジスタビット11乃至2をカ
バーするミドルレンジから12ビットを読みだす方法で
ある。乗算結果が必然的にこのレンジに入る場合には、
このミドルレンジmidをさらに処理することが望まし
い。これは、また−1から+1の値の範囲において、固
定小数点オペランドを含む乗算にも適用される。
バーするミドルレンジから12ビットを読みだす方法で
ある。乗算結果が必然的にこのレンジに入る場合には、
このミドルレンジmidをさらに処理することが望まし
い。これは、また−1から+1の値の範囲において、固
定小数点オペランドを含む乗算にも適用される。
しかし、例え、数midがレンジを越え、プログラマブ
ルに上限および下限値を保持するリミタ11を通過した
としても、結果を飛ばすようなことにはならない。
ルに上限および下限値を保持するリミタ11を通過した
としても、結果を飛ばすようなことにはならない。
第6図のブロック図は2つの12ビツト入力A1BがA
−ソースバス、およびB−ソースバスにそれぞれ接続さ
れた順算ユニット(A L U)を示す。データ出力り
もまた12ビツトで構成され、ALU結果dalを出力
し、第2ALU入力にフィードバックされる。このデー
タフィードバックにより、必要であればキャリー信号を
含む、コンカチネーションシフトおよびローテーション
機能を行うことができる。ALU結果dalを供給する
他に、ALUa lは以下のステータス信号を供給する
。ずなイ)ち、オーバフローの場合には、オーバフロー
信号V、負結果の場合には、サイン信号、ゼロ結果の場
合には、ゼロ信号Z1およびさらに、状態信号としてキ
ャリー信号を供給する。
−ソースバス、およびB−ソースバスにそれぞれ接続さ
れた順算ユニット(A L U)を示す。データ出力り
もまた12ビツトで構成され、ALU結果dalを出力
し、第2ALU入力にフィードバックされる。このデー
タフィードバックにより、必要であればキャリー信号を
含む、コンカチネーションシフトおよびローテーション
機能を行うことができる。ALU結果dalを供給する
他に、ALUa lは以下のステータス信号を供給する
。ずなイ)ち、オーバフローの場合には、オーバフロー
信号V、負結果の場合には、サイン信号、ゼロ結果の場
合には、ゼロ信号Z1およびさらに、状態信号としてキ
ャリー信号を供給する。
第7図は、1プログラムステツプとして入力される例え
ば48ビツトを含む命令セットiのフォーマットを図式
化したものでである。第1のエリアは、オペレーション
コードOCとして制御ユニットstに対するコード化さ
れた命令を含む。第2のエリアは、セル核の状態信号お
よびハンドシェークポートの状態信号をアドレスする条
件コードを含む。第3のエリアは、状態コードscおよ
びセル核あるいはハンドシェークポートの現在の状態信
号によってプログラムメモリpm内に含まれるプログラ
ムシーケンスを指定する分岐アドレスbraを含む。条
件コードscおよび分岐コードbraを含むかわりに、
少なくとも12ビツトを含むこの2つのエリアは、上述
したように、定数出力Kを介してA−またはB−ソース
バスA。
ば48ビツトを含む命令セットiのフォーマットを図式
化したものでである。第1のエリアは、オペレーション
コードOCとして制御ユニットstに対するコード化さ
れた命令を含む。第2のエリアは、セル核の状態信号お
よびハンドシェークポートの状態信号をアドレスする条
件コードを含む。第3のエリアは、状態コードscおよ
びセル核あるいはハンドシェークポートの現在の状態信
号によってプログラムメモリpm内に含まれるプログラ
ムシーケンスを指定する分岐アドレスbraを含む。条
件コードscおよび分岐コードbraを含むかわりに、
少なくとも12ビツトを含むこの2つのエリアは、上述
したように、定数出力Kを介してA−またはB−ソース
バスA。
Bに載せられる定数Kを保持することができる。
第4および第5のエリアには、リングバスシステムのた
めのA−およびB−ソースアドレスA。
めのA−およびB−ソースアドレスA。
Bがそれぞれ定義される。1クロツク遅れて、これらの
アドレスは接バスシステムにも供給される。
アドレスは接バスシステムにも供給される。
このためのデータソースとしては、例えば、ハンドシェ
ークポートhw、ho、hs、hn、 の1つ、レジ
スタセルr0、・・・r15の1つ、ALUal、定数
に、あるいは、バスレジスタba。
ークポートhw、ho、hs、hn、 の1つ、レジ
スタセルr0、・・・r15の1つ、ALUal、定数
に、あるいは、バスレジスタba。
bbの1つである。このソースの定義に続いて、データ
をロードする場所を決定するための5つのエリアが続く
。従って、5つのエリアには出口アトレスか含まれる。
をロードする場所を決定するための5つのエリアが続く
。従って、5つのエリアには出口アトレスか含まれる。
6番口のエリアには、第1出目アドレスarはどのレジ
スタセルr0、・・・r151:C−結果バスCからロ
ードされるかを示す。第7、第8、第9、および第10
エリアは隣接するセルにデータ転送を決定する第2出口
アドレスを選択される核ハンドシェークアドレスOa。
スタセルr0、・・・r151:C−結果バスCからロ
ードされるかを示す。第7、第8、第9、および第10
エリアは隣接するセルにデータ転送を決定する第2出口
アドレスを選択される核ハンドシェークアドレスOa。
Na、Wa、Sa、の形で記憶する。
これらの各エリアは、リングシステムの3つのバスのど
のバスからデータが発生されたか、あるいはポートが“
サイレント″状態かどうか、すなわちN OP (no
operation)命令に相当する、全くデータを
送らな、いかを示す2ビツトを含む。
のバスからデータが発生されたか、あるいはポートが“
サイレント″状態かどうか、すなわちN OP (no
operation)命令に相当する、全くデータを
送らな、いかを示す2ビツトを含む。
11番目の領域はC−結果バスCに接続されるセル−核
回路を指定するC−ソースアドレスCaを含む。12番
目のエリアは6番目のエリアにおいてアドレスされたレ
ジスタセルr0、・・・r15がQ−入力あるいはR−
入力を介して書き込まれるかどうかを決定するレジスタ
入力アドレスRaを含む。
回路を指定するC−ソースアドレスCaを含む。12番
目のエリアは6番目のエリアにおいてアドレスされたレ
ジスタセルr0、・・・r15がQ−入力あるいはR−
入力を介して書き込まれるかどうかを決定するレジスタ
入力アドレスRaを含む。
【図面の簡単な説明】
第1図は16のセルが方形に配列された、この発明によ
るアレイプロセッサの一実施例のブロック図; 第2図はアレイプロセッサのセルのブロック図:第3図
は阻止装置を有した2次元データ転送装置の一部のブロ
ック図; 第4図は第3図の構成のタイミング図;第5図は累算乗
算器(MAC)のブロック図;第6図は演算器(A L
U)のブロック図;第7図は1プログラムステツプと
して入力される命令セットのフォーマットを示す模式図
;および 第8a図および8b図はそれぞれアレイプロセッサがリ
ニアおよびブレーナに相互接続された場合のデータスト
リームの切り替えを示す図である。 zp・・・16セルの方形アレイ、VW・・・西方向通
信バス、Vs・・・南方向通信バス、■0・・・東方向
通信バス、Vn・・・北方向通信バス、ci、co・・
・外部入出力端子、bs・・・バススイッチ、ap・・
・アレイプロセサ、Cw・・・西アレイポート、C5・
・・南アレイポート、CO・・・東アレイポート、Cn
・・・北アレイポート、pz・・・セルプログラム、p
b・・・シリアルプログラミングバス、hw・・・西ハ
ンドシェークポート、hs・・・南ハンドシェークポー
ト、ho・・・東ハンドシェークポート、hn・・・北
ノ)ンドシェークポート、Ax・・・Ax−ソースバス
、Bx・・・Bx−ソースバス、Cx・・・Cx−結果
バス、pd・・・ポート遅延装置、SU・・・シーケン
シャル回路、pm・・・プログラムメモリ、ba・・・
A−バスレジスタ、bb・・・B−パスレジスタ、bc
・・・C−パスレジスタ、ma・・・累算乗算器、al
・・・演算器、rf・・・レジスタブロック、「0.・
・・r15・・・レジスタブロック、A・・・A−ソー
スバス、B・・・B−ソースバス、ad・・・ALU遅
延段、k・・・定数、se・・・データトランスミッタ
、em・・・データレシーバ、sul・・・ソースシー
ケンシャル回路、dat・・・データワード、db・・
・データバス、fl・・・FIFOメモリ、cll・・
・第1クロツク信号、ds・・・データ出口、C12・
・・第2クロツク信号、su2・・・出口シーケンシャ
ル回路、req・・・リクエスト信号、Sq・・・ソー
スステータス信号、ack・・・アクルッジ信号、sv
・・・第1出口ステータス信号、stl・・・ソースス
トップ信号、st2・・・出口ストツブ信号、s+・・
・第2ステータス信号、dal・・・ALU結果、SC
・・・条件コード、bra・・・分岐アドレス、Aa。 B a −−−A−ソース、B−ソースアドレス、Oa
。 Na、Wa、Sa・・・ハンドシェークポートアドレス
。
るアレイプロセッサの一実施例のブロック図; 第2図はアレイプロセッサのセルのブロック図:第3図
は阻止装置を有した2次元データ転送装置の一部のブロ
ック図; 第4図は第3図の構成のタイミング図;第5図は累算乗
算器(MAC)のブロック図;第6図は演算器(A L
U)のブロック図;第7図は1プログラムステツプと
して入力される命令セットのフォーマットを示す模式図
;および 第8a図および8b図はそれぞれアレイプロセッサがリ
ニアおよびブレーナに相互接続された場合のデータスト
リームの切り替えを示す図である。 zp・・・16セルの方形アレイ、VW・・・西方向通
信バス、Vs・・・南方向通信バス、■0・・・東方向
通信バス、Vn・・・北方向通信バス、ci、co・・
・外部入出力端子、bs・・・バススイッチ、ap・・
・アレイプロセサ、Cw・・・西アレイポート、C5・
・・南アレイポート、CO・・・東アレイポート、Cn
・・・北アレイポート、pz・・・セルプログラム、p
b・・・シリアルプログラミングバス、hw・・・西ハ
ンドシェークポート、hs・・・南ハンドシェークポー
ト、ho・・・東ハンドシェークポート、hn・・・北
ノ)ンドシェークポート、Ax・・・Ax−ソースバス
、Bx・・・Bx−ソースバス、Cx・・・Cx−結果
バス、pd・・・ポート遅延装置、SU・・・シーケン
シャル回路、pm・・・プログラムメモリ、ba・・・
A−バスレジスタ、bb・・・B−パスレジスタ、bc
・・・C−パスレジスタ、ma・・・累算乗算器、al
・・・演算器、rf・・・レジスタブロック、「0.・
・・r15・・・レジスタブロック、A・・・A−ソー
スバス、B・・・B−ソースバス、ad・・・ALU遅
延段、k・・・定数、se・・・データトランスミッタ
、em・・・データレシーバ、sul・・・ソースシー
ケンシャル回路、dat・・・データワード、db・・
・データバス、fl・・・FIFOメモリ、cll・・
・第1クロツク信号、ds・・・データ出口、C12・
・・第2クロツク信号、su2・・・出口シーケンシャ
ル回路、req・・・リクエスト信号、Sq・・・ソー
スステータス信号、ack・・・アクルッジ信号、sv
・・・第1出口ステータス信号、stl・・・ソースス
トップ信号、st2・・・出口ストツブ信号、s+・・
・第2ステータス信号、dal・・・ALU結果、SC
・・・条件コード、bra・・・分岐アドレス、Aa。 B a −−−A−ソース、B−ソースアドレス、Oa
。 Na、Wa、Sa・・・ハンドシェークポートアドレス
。
Claims (1)
- 【特許請求の範囲】 1、同一クロック信号で駆動される複数の同一セルが仮
想2次元直交格子のノードに配置され、4つの通信バス
を介して西、東、南、および北に隣接するセルプロセッ
サであって少なくとも演算器(ALU)と、シフト装置
と、データ処理のためのデータメモリ装置とを有した各
プロセッサと非同期にデータを交換するアレイプロセッ
サにおいて、前記アレイプロセッサ(ap)の全セルが
単一チップ上に集積され、前記アレイプロセッサ(ap
)は多重命令、多重データストリームプロセッサ(MI
MDプロセッサ)であり、各セル(zp)は個々にプロ
グラマブルであり、前記アレイプロセッサの4つのエッ
ジ領域の各々は、前記隣接するセルプロセッサ(zp)
の1つの相関する通信バス(Vw、Vo、Vs、Vn)
を前記各エッジ領域に相関する外部入出力端子(ci、
co)に選択的に接続する電子バススイッチ(bs)を
有し、この電子バススイッチ(bs)を介して多重ビッ
トデータが同時に入力および出力可能であり、チップ上
の全セル(zp)は共通のクロック信号(cl)により
駆動可能であり、前記各セル(zp)は、サブ回路とし
て、Ax−ソースバス(Ax)と、Bx−ソースバス(
Bx)と、Cx−結果バス(Cx)から成り、セル核の
少なくとも一部を取り囲むリングバスシステムと;1ク
ロック期間毎に両データ路を介して新しいデータの転送
が可能であり、前記リングバスシステムを西(Vw)、
東(Vo)、南(Vs)、および北(Vn)の4つの通
信バスに接続し、データを転送するためのファーストイ
ンファーストアウトメモリ(FIFO)(fi)を有し
、前記FIFOが空または満杯のとき受信セルまたは送
信セルの信号処理を阻止し、この待状態の間セルの状態
を“凍結”状態にする阻止装置を有する二方向データ転
送装置(ハンドシェークポート)(hw、ho、hs、
hn)と;A−ソースバス(A)、B−ソースバス(B
)、およびC−結果バス(C)から成り、A−、B−、
およびC−バスレジスタ(ba、bb、bc)を介して
前記リングバスシステムに結合された核−バスシステム
と;入力および出力が核バスシステムに接続されたレジ
スタブロック(rf)と;シフト機能およびローテーシ
ョン機能を有し、入力端が前記A−およびB−ソースバ
ス(A、B)に接続され、出力端がALU遅延段(ad
)を介してC−結果バス(C)に接続された演算器(A
LU)(al)と;入力端がA−およびB−ソースバス
(A、B)に接続され、出力端がC−結果バス(C)に
接続された累算乗算器(MAC)(ma)と;全セル(
zp)が接続されるプログラミングバス(Pb)を介し
てロードされるプログラムメモリ(pm)と;および前
記プログラムメモリ(pm)の格納データおよびセル(
zp)のサブ回路からのステータス信号とが供給され、
前記セル(zp)内のデータ処理を制御する制御ユニッ
ト(st)とを有することを特徴とするアレイプロセッ
サ。 2、前記ALU(al)における伝搬遅延を含む、AL
U遅延段(ad)の遅延は累算乗算器(ma)の伝搬遅
延に等しいことを特徴とする請求項1に記載のアレイプ
ロセッサ。 3、前記セル(zp)内において、前記リングバスシス
テムを介してデータ送信ハンドシェークポート(hw、
ho、hs、hn)から他のデータ受信ハンドシェーク
ポートへの信号路の遅延は、セル核を介して1つのハン
ドシェークポートから他のハンドシェークポートへの信
号遅延に等しく、この信号遅延の均等化は、前記データ
受信ハンドシェークポートに含まれるポート遅延装置(
pd)の手段により達成されることを特徴とする請求項
2に記載のアレイプロセッサ。 4、前記累算乗算器(MAC)(ma)は、出力端子が
加算器(add)を介してアキュムレータレジスタ(a
r)に接続され、アキュムレータレジスタの内容が前記
加算器(add)の他の入力に供給される、パイプライ
ンを用いた並列乗算器(mp)と;さらにオーバフロー
信号(V)とサイン信号(N)を供給する加算器(ad
d)とを有し、前記アキュムレータレジスタ(ar)に
含まれるデータワードは、C−結果バス(C)に選択的
に接続可能であり、信号をさらに処理するための3つの
重複レンジであって、最上位ビット群をカバーする高レ
ンジ(hi)と、隣接する下位ビット群をカバーする低
レンジ(lo)と;リミタ(li)により固定の制限値
内に任意に制限可能であり、中間ビット群のレンジをカ
バーする中間レンジ(mid)の3つのレンジに分割さ
れることを特徴とする請求項1に記載のアレイプロセッ
サ。 5、前記ALU(al)はオーバフロー信号(V)、サ
イン信号(N)、ゼロ信号(Z)、およびキャリー信号
(Cr)を供給し、コンカチネーション機能を行うため
に、前記ALU(al)のデータ出力(D)はデータ路
を介してALU(al)の2つの入力端子の1つに直接
フィードバックされることを特徴とする請求項1に記載
のアレイプロセッサ。 6、前記レジスタブロック(rf)はA−出力およびB
−出力を介して同時に読みだし、Q−入力またはR−入
力に書き込むことができ、前記A−出力およびB−出力
はA−およびB−ソースバスにそれぞれ接続され、前記
Q−入力はA−またはB−ソースバスのいずれかから供
給され、R−入力はC−結果バス(C)から供給される
ことを特徴とする請求項1に記載のアレイプロセッサ。 7、前記プログラムメモリ(pm)に含まれる命令セッ
ト(i)は定数出力(k)を介してA−またはB−ソー
スバス(A、B)のいずれかに載置可能な定数(k)を
有することを特徴とする請求項1に記載のアレイプロセ
ッサ。 8、前記プログラムメモリ(pm)は、オペレーション
コード(oc)と、分岐条件として各ステータス信号の
要求された状態を含む条件コード(sc)と、分岐アド
レス(bra)と、前記ハンドシェークポート(hw、
ho、hs、hn)の1つ、レジスタセル(r0、・・
・、R15)の1つ、ALU(al)、定数(k)、あ
るいはバスレジスタ(ba、bb)の1つがデータソー
スとして機能し、A−およびAx−ソースバス(A、A
x)のためのA−ソースアドレス(Aa)B−およびソ
ースバスのためのB−ソースアドレス(B、Bx)と、
前記レジスタセル(r0、・・・r15)の1つを指定
する第1出口アドレス(ra)と、隣接するセルに対し
てデータ転送を決定する付加出口アドレス(Oa、Na
、Wa、Sa)と、前記C−結果バス(C)に接続され
るべきセル−核回路を指定するC−ソースアドレス(C
a)と、およびアドレスレジスタセル(ro、・・・、
r15)がQ−入力またはR−入力を介して書き込むか
を決定するレジスタ入力アドレス(Ra)とから成るフ
ォーマットの命令セット(i)を有することを特徴とす
る請求項1に記載のアレイプロセッサ。 9、条件コード(sc)および分岐コード (bra)の代わりに、定数(k)が命令セット(i)
に含まれることを特徴とする請求項8に記載のアレイプ
ロセッサ。 10、前記チップ上において、前記クロック信号(cl
)はHツリー(h)としてトポロジカルに各セル(zp
)に経路選択されることを特徴とする請求項1に記載の
アレイプロセッサ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP89121506.3 | 1989-11-21 | ||
EP89121506A EP0428770B1 (de) | 1989-11-21 | 1989-11-21 | Datengesteuerter Arrayprozessor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03176757A true JPH03176757A (ja) | 1991-07-31 |
JP2852808B2 JP2852808B2 (ja) | 1999-02-03 |
Family
ID=8202144
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2317595A Expired - Fee Related JP2852808B2 (ja) | 1989-11-21 | 1990-11-21 | アレイプロセッサ |
Country Status (6)
Country | Link |
---|---|
US (1) | US5410723A (ja) |
EP (1) | EP0428770B1 (ja) |
JP (1) | JP2852808B2 (ja) |
KR (1) | KR910010350A (ja) |
CN (1) | CN1051995A (ja) |
DE (1) | DE58908974D1 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6295300B1 (en) | 1998-07-30 | 2001-09-25 | Nec Corporation | Circuit and method for symmetric asynchronous interface |
WO2006092825A1 (ja) * | 2005-02-28 | 2006-09-08 | Fujitsu Limited | 信号処理装置および信号処理システム |
JP2009527813A (ja) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | 非同期電力節約コンピュータ |
JP2009527815A (ja) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | 高められた動作効率を有するコンピュータシステム |
JP2009527809A (ja) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | 入力ソースから直接の命令の実行 |
US7913069B2 (en) | 2006-02-16 | 2011-03-22 | Vns Portfolio Llc | Processor and method for executing a program loop within an instruction word |
Families Citing this family (103)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4308178C2 (de) * | 1993-03-15 | 1995-09-07 | Mir Patent Lizenzverwertungen | Homogene Rechnerstruktur |
US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
IL107657A (en) * | 1993-11-18 | 1997-01-10 | Scitex Corp Ltd | Method for transferring documents |
US5687326A (en) * | 1995-10-20 | 1997-11-11 | I. Q. Systems, Inc. | Methods and apparatus for implementing a high speed serial link and serial data bus |
US5922061A (en) * | 1995-10-20 | 1999-07-13 | Iq Systems | Methods and apparatus for implementing high speed data communications |
US6072944A (en) * | 1995-09-08 | 2000-06-06 | Iq Systems, Inc. | Methods and apparatus for distributed processing and rapid ASIC development |
US5943242A (en) * | 1995-11-17 | 1999-08-24 | Pact Gmbh | Dynamically reconfigurable data processing system |
US7266725B2 (en) * | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
US5815728A (en) * | 1996-03-01 | 1998-09-29 | Raytheon Company | Processor array |
DE19651075A1 (de) * | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
DE19654593A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
US6581126B1 (en) | 1996-12-20 | 2003-06-17 | Plx Technology, Inc. | Method, system and apparatus for a computer subsystem interconnection using a chain of bus repeaters |
US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
DE19654846A1 (de) | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
ATE243390T1 (de) * | 1996-12-27 | 2003-07-15 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen umladen von datenflussprozessoren (dfps) sowie bausteinen mit zwei- oder mehrdimensionalen programmierbaren zellstrukturen (fpgas, dpgas, o.dgl.) |
JPH10191356A (ja) * | 1996-12-27 | 1998-07-21 | Oki Electric Ind Co Ltd | 画像符号化装置 |
US6052729A (en) * | 1997-01-29 | 2000-04-18 | Iq Systems, Inc. | Event-reaction communication protocol in an object oriented processor array |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
DE19704728A1 (de) | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
DE19704742A1 (de) * | 1997-02-11 | 1998-09-24 | Pact Inf Tech Gmbh | Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand |
US6502180B1 (en) * | 1997-09-12 | 2002-12-31 | California Institute Of Technology | Asynchronous circuits with pipelined completion process |
US9092595B2 (en) | 1997-10-08 | 2015-07-28 | Pact Xpp Technologies Ag | Multiprocessor having associated RAM units |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
DE19861088A1 (de) * | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
US6836838B1 (en) | 1998-06-29 | 2004-12-28 | Cisco Technology, Inc. | Architecture for a processor complex of an arrayed pipelined processing engine |
US6513108B1 (en) | 1998-06-29 | 2003-01-28 | Cisco Technology, Inc. | Programmable processing engine for efficiently processing transient data |
US6195739B1 (en) | 1998-06-29 | 2001-02-27 | Cisco Technology, Inc. | Method and apparatus for passing data among processor complex stages of a pipelined processing engine |
US6173386B1 (en) | 1998-12-14 | 2001-01-09 | Cisco Technology, Inc. | Parallel processor with debug capability |
US6920562B1 (en) | 1998-12-18 | 2005-07-19 | Cisco Technology, Inc. | Tightly coupled software protocol decode with hardware data encryption |
US6711227B1 (en) * | 1999-02-05 | 2004-03-23 | Broadcom Corporation | Synchronizing method and apparatus |
CN1378665A (zh) | 1999-06-10 | 2002-11-06 | Pact信息技术有限公司 | 编程概念 |
US6681341B1 (en) | 1999-11-03 | 2004-01-20 | Cisco Technology, Inc. | Processor isolation method for integrated multi-processor systems |
US6529983B1 (en) | 1999-11-03 | 2003-03-04 | Cisco Technology, Inc. | Group and virtual locking mechanism for inter processor synchronization |
US7308559B2 (en) * | 2000-02-29 | 2007-12-11 | International Business Machines Corporation | Digital signal processor with cascaded SIMD organization |
US6892237B1 (en) * | 2000-03-28 | 2005-05-10 | Cisco Technology, Inc. | Method and apparatus for high-speed parsing of network messages |
US6505269B1 (en) | 2000-05-16 | 2003-01-07 | Cisco Technology, Inc. | Dynamic addressing mapping to eliminate memory resource contention in a symmetric multiprocessor system |
EP1342158B1 (de) | 2000-06-13 | 2010-08-04 | Richter, Thomas | Pipeline ct-protokolle und -kommunikation |
AU2060002A (en) | 2000-10-06 | 2002-04-22 | Pact Inf Tech Gmbh | Method and device |
US20040015899A1 (en) * | 2000-10-06 | 2004-01-22 | Frank May | Method for processing data |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
GB2370380B (en) | 2000-12-19 | 2003-12-31 | Picochip Designs Ltd | Processor architecture |
US6990555B2 (en) | 2001-01-09 | 2006-01-24 | Pact Xpp Technologies Ag | Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.) |
US9250908B2 (en) | 2001-03-05 | 2016-02-02 | Pact Xpp Technologies Ag | Multi-processor bus and cache interconnection system |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US9552047B2 (en) | 2001-03-05 | 2017-01-24 | Pact Xpp Technologies Ag | Multiprocessor having runtime adjustable clock and clock dependent power supply |
US9141390B2 (en) | 2001-03-05 | 2015-09-22 | Pact Xpp Technologies Ag | Method of processing data with an array of data processors according to application ID |
US7844796B2 (en) * | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US9436631B2 (en) | 2001-03-05 | 2016-09-06 | Pact Xpp Technologies Ag | Chip including memory element storing higher level memory data on a page by page basis |
US7210129B2 (en) | 2001-08-16 | 2007-04-24 | Pact Xpp Technologies Ag | Method for translating programs for reconfigurable architectures |
US7444531B2 (en) * | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US7581076B2 (en) | 2001-03-05 | 2009-08-25 | Pact Xpp Technologies Ag | Methods and devices for treating and/or processing data |
AU2002347560A1 (en) | 2001-06-20 | 2003-01-02 | Pact Xpp Technologies Ag | Data processing method |
US10031733B2 (en) | 2001-06-20 | 2018-07-24 | Scientia Sol Mentis Ag | Method for processing data |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US7577822B2 (en) | 2001-12-14 | 2009-08-18 | Pact Xpp Technologies Ag | Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization |
AU2003208266A1 (en) | 2002-01-19 | 2003-07-30 | Pact Xpp Technologies Ag | Reconfigurable processor |
AU2003214003A1 (en) * | 2002-02-18 | 2003-09-09 | Pact Xpp Technologies Ag | Bus systems and method for reconfiguration |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US9170812B2 (en) | 2002-03-21 | 2015-10-27 | Pact Xpp Technologies Ag | Data processing system having integrated pipelined array data processor |
WO2004021176A2 (de) | 2002-08-07 | 2004-03-11 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
AU2003289844A1 (en) | 2002-09-06 | 2004-05-13 | Pact Xpp Technologies Ag | Reconfigurable sequencer structure |
US20060075213A1 (en) * | 2002-12-12 | 2006-04-06 | Koninklijke Phillips Electronics N.C. | Modular integration of an array processor within a system on chip |
JP4468354B2 (ja) * | 2003-02-13 | 2010-05-26 | エヌエックスピー ビー ヴィ | ネットワークにおいて通信をモニタする方法 |
GB2398650B (en) * | 2003-02-21 | 2006-09-20 | Picochip Designs Ltd | Communications in a processor array |
US7827386B2 (en) * | 2003-06-30 | 2010-11-02 | Intel Corporation | Controlling memory access devices in a data driven architecture mesh array |
JP4423953B2 (ja) * | 2003-07-09 | 2010-03-03 | 株式会社日立製作所 | 半導体集積回路 |
EP1676208A2 (en) * | 2003-08-28 | 2006-07-05 | PACT XPP Technologies AG | Data processing device and method |
US7937557B2 (en) | 2004-03-16 | 2011-05-03 | Vns Portfolio Llc | System and method for intercommunication between computers in an array |
US7386683B2 (en) * | 2005-03-29 | 2008-06-10 | International Business Machines Corporation | Method and apparatus for filtering snoop requests in a point-to-point interconnect architecture |
US7478222B2 (en) * | 2005-03-29 | 2009-01-13 | Karl M. Fant | Programmable pipeline array |
US7589584B1 (en) * | 2005-04-01 | 2009-09-15 | Altera Corporation | Programmable voltage regulator with dynamic recovery circuits |
EP1880274A2 (en) * | 2005-04-22 | 2008-01-23 | Altrix Logic, Inc. | Array of data processing elements with variable precision interconnect |
US7904695B2 (en) | 2006-02-16 | 2011-03-08 | Vns Portfolio Llc | Asynchronous power saving computer |
CN100383728C (zh) * | 2005-08-25 | 2008-04-23 | 应广科技股份有限公司 | 可执行等待及延后指令的程序地址运算器架构 |
GB2430052A (en) * | 2005-09-07 | 2007-03-14 | Tandberg Television Asa | CPU with a buffer memory directly available to an arithmetic logic unit |
US7281942B2 (en) * | 2005-11-18 | 2007-10-16 | Ideal Industries, Inc. | Releasable wire connector |
WO2007082730A1 (de) | 2006-01-18 | 2007-07-26 | Pact Xpp Technologies Ag | Hardwaredefinitionsverfahren |
US7904615B2 (en) | 2006-02-16 | 2011-03-08 | Vns Portfolio Llc | Asynchronous computer communication |
US7617383B2 (en) * | 2006-02-16 | 2009-11-10 | Vns Portfolio Llc | Circular register arrays of a computer |
US7966481B2 (en) | 2006-02-16 | 2011-06-21 | Vns Portfolio Llc | Computer system and method for executing port communications without interrupting the receiving computer |
US8612201B2 (en) * | 2006-04-11 | 2013-12-17 | Cadence Design Systems, Inc. | Hardware emulation system having a heterogeneous cluster of processors |
JP2008047031A (ja) * | 2006-08-21 | 2008-02-28 | Kumamoto Univ | 並列演算装置 |
US7555637B2 (en) * | 2007-04-27 | 2009-06-30 | Vns Portfolio Llc | Multi-port read/write operations based on register bits set for indicating select ports and transfer directions |
GB2454865B (en) * | 2007-11-05 | 2012-06-13 | Picochip Designs Ltd | Power control |
US8078829B2 (en) * | 2007-12-12 | 2011-12-13 | Itt Manufacturing Enterprises, Inc. | Scaleable array of micro-engines for waveform processing |
US20100023730A1 (en) * | 2008-07-24 | 2010-01-28 | Vns Portfolio Llc | Circular Register Arrays of a Computer |
GB2466661B (en) * | 2009-01-05 | 2014-11-26 | Intel Corp | Rake receiver |
GB2470037B (en) | 2009-05-07 | 2013-07-10 | Picochip Designs Ltd | Methods and devices for reducing interference in an uplink |
GB2470771B (en) | 2009-06-05 | 2012-07-18 | Picochip Designs Ltd | A method and device in a communication network |
GB2470891B (en) | 2009-06-05 | 2013-11-27 | Picochip Designs Ltd | A method and device in a communication network |
GB2474071B (en) | 2009-10-05 | 2013-08-07 | Picochip Designs Ltd | Femtocell base station |
CN102053815B (zh) * | 2009-11-05 | 2012-10-31 | 上海华虹集成电路有限责任公司 | 同步fifo电路系统 |
GB2482869B (en) | 2010-08-16 | 2013-11-06 | Picochip Designs Ltd | Femtocell access control |
GB2489919B (en) | 2011-04-05 | 2018-02-14 | Intel Corp | Filter |
GB2489716B (en) | 2011-04-05 | 2015-06-24 | Intel Corp | Multimode base system |
GB2491098B (en) | 2011-05-16 | 2015-05-20 | Intel Corp | Accessing a base station |
DE102020132088A1 (de) | 2020-05-01 | 2021-11-04 | Intel Corporation | Berechnung effizienter kanalübergreifender operationen in parallelrechenmaschinen mit systolischen arrays |
US11182337B1 (en) * | 2020-05-01 | 2021-11-23 | Intel Corporation | Computing efficient cross channel operations in parallel computing machines using systolic arrays |
US11902129B1 (en) | 2023-03-24 | 2024-02-13 | T-Mobile Usa, Inc. | Vendor-agnostic real-time monitoring of telecommunications networks |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4298936A (en) * | 1979-11-15 | 1981-11-03 | Analogic Corporation | Array Processor |
US4365292A (en) * | 1979-11-26 | 1982-12-21 | Burroughs Corporation | Array processor architecture connection network |
US4663706A (en) * | 1982-10-28 | 1987-05-05 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
US4720780A (en) * | 1985-09-17 | 1988-01-19 | The Johns Hopkins University | Memory-linked wavefront array processor |
CA1286031C (en) * | 1986-06-27 | 1991-07-09 | Ichiro Tamitani | Processor array comprising processors connected selectively in series or in parallel |
US4985832A (en) * | 1986-09-18 | 1991-01-15 | Digital Equipment Corporation | SIMD array processing system with routing networks having plurality of switching stages to transfer messages among processors |
US4891787A (en) * | 1986-12-17 | 1990-01-02 | Massachusetts Institute Of Technology | Parallel processing system with processor array having SIMD/MIMD instruction processing |
JPS63192153A (ja) * | 1987-02-05 | 1988-08-09 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
US5058001A (en) * | 1987-03-05 | 1991-10-15 | International Business Machines Corporation | Two-dimensional array of processing elements for emulating a multi-dimensional network |
US5081701A (en) * | 1987-04-20 | 1992-01-14 | Tandem Computers Incorporated | System for controlling data transfer using transfer handshake protocol using transfer complete and transfer inhibit signals |
US4896265A (en) * | 1988-03-28 | 1990-01-23 | General Electric Company | Parallel broadcasting method and apparatus |
US4888739A (en) * | 1988-06-15 | 1989-12-19 | Cypress Semiconductor Corporation | First-in first-out buffer memory with improved status flags |
JPH0254383A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | アレイプロセッサ |
EP0428771B1 (de) * | 1989-11-21 | 1995-02-01 | Deutsche ITT Industries GmbH | Zweiwege-Datenübergabe-Einrichtung |
-
1989
- 1989-11-21 EP EP89121506A patent/EP0428770B1/de not_active Expired - Lifetime
- 1989-11-21 DE DE58908974T patent/DE58908974D1/de not_active Expired - Fee Related
-
1990
- 1990-11-19 KR KR1019900018703A patent/KR910010350A/ko not_active Application Discontinuation
- 1990-11-20 CN CN90109263A patent/CN1051995A/zh active Pending
- 1990-11-21 JP JP2317595A patent/JP2852808B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-21 US US08/064,781 patent/US5410723A/en not_active Expired - Lifetime
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6295300B1 (en) | 1998-07-30 | 2001-09-25 | Nec Corporation | Circuit and method for symmetric asynchronous interface |
WO2006092825A1 (ja) * | 2005-02-28 | 2006-09-08 | Fujitsu Limited | 信号処理装置および信号処理システム |
JP2009527813A (ja) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | 非同期電力節約コンピュータ |
JP2009527815A (ja) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | 高められた動作効率を有するコンピュータシステム |
JP2009527809A (ja) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | 入力ソースから直接の命令の実行 |
JP2009527808A (ja) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | マイクロループコンピュータ命令 |
JP2009527816A (ja) * | 2006-02-16 | 2009-07-30 | ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー | コンピュータへの入力を監視する方法および装置 |
US7913069B2 (en) | 2006-02-16 | 2011-03-22 | Vns Portfolio Llc | Processor and method for executing a program loop within an instruction word |
Also Published As
Publication number | Publication date |
---|---|
EP0428770B1 (de) | 1995-02-01 |
JP2852808B2 (ja) | 1999-02-03 |
CN1051995A (zh) | 1991-06-05 |
EP0428770A1 (de) | 1991-05-29 |
DE58908974D1 (de) | 1995-03-16 |
US5410723A (en) | 1995-04-25 |
KR910010350A (ko) | 1991-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2852808B2 (ja) | アレイプロセッサ | |
EP0282825B1 (en) | Digital signal processor | |
US6898657B2 (en) | Autonomous signal processing resource for selective series processing of data in transit on communications paths in multi-processor arrangements | |
EP0460599B1 (en) | Massively parallel processor including queue-based message delivery system | |
EP0334943B1 (en) | Enhanced input/ouput architecture for toroidally-connected distributed-memory parallel computers | |
US5612908A (en) | Processing element for parallel array processor | |
EP2224345B1 (en) | Multiprocessor with interconnection network using shared memory | |
EP0502680A2 (en) | Synchronous multiprocessor efficiently utilizing processors having different performance characteristics | |
EP0456201A2 (en) | Massively parallel processor including slice-wise communications arrangement | |
US5577262A (en) | Parallel array processor interconnections | |
US4745546A (en) | Column shorted and full array shorted functional plane for use in a modular array processor and method for using same | |
US4524428A (en) | Modular input-programmable logic circuits for use in a modular array processor | |
US4543642A (en) | Data Exchange Subsystem for use in a modular array processor | |
US20040064622A1 (en) | Signal processing resource with sample-by-sample selective characteristics | |
JPH05274279A (ja) | 並列処理装置及び方法 | |
Srini et al. | Parallel DSP with memory and I/O processors | |
Brofferio | A Petri net control unit for high-speed modular signal processors | |
JPS63197217A (ja) | デ−タ処理装置 | |
JP2755769B2 (ja) | データ駆動型データ処理装置 | |
Karabernou et al. | VLSI design of a massively parallel processor | |
JPH1091589A (ja) | プロセッサ間同期制御装置 | |
Reeves | Chapter Seven Meshes and Hypercubes for Computer Vision | |
BG97671A (en) | Multicomputer system | |
JPS61250728A (ja) | 機能モジユ−ル |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081120 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |