JPH03174821A - 誤り訂正復号器 - Google Patents
誤り訂正復号器Info
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- JPH03174821A JPH03174821A JP23759590A JP23759590A JPH03174821A JP H03174821 A JPH03174821 A JP H03174821A JP 23759590 A JP23759590 A JP 23759590A JP 23759590 A JP23759590 A JP 23759590A JP H03174821 A JPH03174821 A JP H03174821A
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- 208000011580 syndromic disease Diseases 0.000 claims abstract description 60
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 230000009977 dual effect Effects 0.000 claims 1
- 230000007717 exclusion Effects 0.000 claims 1
- 230000009466 transformation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 206010011732 Cyst Diseases 0.000 description 2
- 208000031513 cyst Diseases 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタル情報の誤り訂正を行う誤り訂正復
号器に関するものである。
号器に関するものである。
第６図は例えば文献（山岸、今井ＦＲＯＭを用いたＢＣ
Ｈ符号の一構成法」信学論、 Ｖｏｌ、Ｊ６３−ＤＰＰ
、 １０３４〜１０４１）に示された従来の誤り訂正復
号器を示すブロック図であり、図において、ｌは誤り訂
正復号器の情報入力端子、２は誤り訂正復号器の情報出
力端子、３はｎビットの受信語Ｘ＝（Ｘｏ ＋ Ｘ＋
ｔ ・・・＋ Ｘｓ−＋ ）記憶させておくための
バッファレジスタ、４は受信語ＸからシンドロームＳ、
＝Σｘ、 α’ とＳ、＝Σｘ、 α” （（Ｚは原轟
・０ １−０
子多項式の根）を計算するシンドローム生成回路、５ａ
、５ｂはそれぞれ上記シンドローム生成回路４で計算さ
れたシンドロームＳ１、Ｓ３をラッチするためのシンド
ロームレジスタ、１５ａ、Ｉ５ｂはそれぞれ上記シンド
ロームレジスタ５ａ、５ｂにラッチされたベクトル表現
のシンドロームを指数表現のシンドロームに変換するた
めのＲＯＭ、１６はＲＯＭ１５ａの出力Ｓ、に対しＳ、
３を計算する３乗回路、１７は３乗回路１６の出力Ｓ、
ｌをＲＯＭ１５ｂの出力Ｓ、で割ってＳ Ｉ ’／ Ｓ
２を計算する除算回路、１８ａ、１８ｂはそれぞれＹ
に関する２次方程式Ｙ” ＋ Ｙ ＋ （１＋ Ｓ ｒ
”／ Ｓｓ ）＝０の解Ｙ ｌ、 Ｙ ＊に変換するた
めのＲＯＭ、１９ａ、１９ｂはそれぞれＲＯＭ１８ａ、
１８ｂの出力Ｙｒ 、Ｙ−に対し、Ｘ＋＝Ｓ＋ ・Ｙ
、、Ｘ。
Ｈ符号の一構成法」信学論、 Ｖｏｌ、Ｊ６３−ＤＰＰ
、 １０３４〜１０４１）に示された従来の誤り訂正復
号器を示すブロック図であり、図において、ｌは誤り訂
正復号器の情報入力端子、２は誤り訂正復号器の情報出
力端子、３はｎビットの受信語Ｘ＝（Ｘｏ ＋ Ｘ＋
ｔ ・・・＋ Ｘｓ−＋ ）記憶させておくための
バッファレジスタ、４は受信語ＸからシンドロームＳ、
＝Σｘ、 α’ とＳ、＝Σｘ、 α” （（Ｚは原轟
・０ １−０
子多項式の根）を計算するシンドローム生成回路、５ａ
、５ｂはそれぞれ上記シンドローム生成回路４で計算さ
れたシンドロームＳ１、Ｓ３をラッチするためのシンド
ロームレジスタ、１５ａ、Ｉ５ｂはそれぞれ上記シンド
ロームレジスタ５ａ、５ｂにラッチされたベクトル表現
のシンドロームを指数表現のシンドロームに変換するた
めのＲＯＭ、１６はＲＯＭ１５ａの出力Ｓ、に対しＳ、
３を計算する３乗回路、１７は３乗回路１６の出力Ｓ、
ｌをＲＯＭ１５ｂの出力Ｓ、で割ってＳ Ｉ ’／ Ｓ
２を計算する除算回路、１８ａ、１８ｂはそれぞれＹ
に関する２次方程式Ｙ” ＋ Ｙ ＋ （１＋ Ｓ ｒ
”／ Ｓｓ ）＝０の解Ｙ ｌ、 Ｙ ＊に変換するた
めのＲＯＭ、１９ａ、１９ｂはそれぞれＲＯＭ１８ａ、
１８ｂの出力Ｙｒ 、Ｙ−に対し、Ｘ＋＝Ｓ＋ ・Ｙ
、、Ｘ。
＝Ｓ、・Ｙ、を計算することにより受信語の誤り位置Ｘ
、、Ｘｔを求める乗算回路、２０は受信語の誤りを訂正
する訂正回路である。
、、Ｘｔを求める乗算回路、２０は受信語の誤りを訂正
する訂正回路である。
次に動作について説明する。
ｎビットの受信語Ｘ ” （Ｘ ｏ ＋ Ｘ Ｉ ＋
”’＋ Ｘ ＊−１）が情報入力端子ｌから入り、
バッファレジスタ３に記憶される。次いでバッファレジ
スタ３から読み出された受信語はシンドローム生成回路
４において、シンドロームＳ１＝ΣＸ１αＩ及びＳ−０ ムレジスタ５ａ、５ｂにラッチされる。そして、ＲＯＭ
１５ａ、１５ｂによりシンドロームレジスタ５ａ、５ｂ
にラッチされているベクトル表現のシンドロームＳ１、
Ｓ３をそれぞれ指数表現に変換する。次に３乗回路１６
でＳ１２が計算され、除算回路１７においてＳ＋”／Ｓ
ｓが計算される。ここで、誤り位置Ｘに対し、ｘ＝ｓ、
ｙとおくことにより誤り位置多項式は、 ｙ” ＋ｙ＋ （１＋Ｓ＋”／Ｓｓ ）＝。
”’＋ Ｘ ＊−１）が情報入力端子ｌから入り、
バッファレジスタ３に記憶される。次いでバッファレジ
スタ３から読み出された受信語はシンドローム生成回路
４において、シンドロームＳ１＝ΣＸ１αＩ及びＳ−０ ムレジスタ５ａ、５ｂにラッチされる。そして、ＲＯＭ
１５ａ、１５ｂによりシンドロームレジスタ５ａ、５ｂ
にラッチされているベクトル表現のシンドロームＳ１、
Ｓ３をそれぞれ指数表現に変換する。次に３乗回路１６
でＳ１２が計算され、除算回路１７においてＳ＋”／Ｓ
ｓが計算される。ここで、誤り位置Ｘに対し、ｘ＝ｓ、
ｙとおくことにより誤り位置多項式は、 ｙ” ＋ｙ＋ （１＋Ｓ＋”／Ｓｓ ）＝。
と表され、このＹに関する２次方程式の解ＹＩ＋Ｙ、を
ＲＯＭ１８ａ、１８ｂにおいて上記除算回路１７の出力
から索表することにより求める。そして乗算回路１９ａ
、１９ｂによる誤り位置Ｘ１ｌＸ、がそれぞれＸ、＝Ｓ
、 ・ｙ、、ｘ、＝ｓ。
ＲＯＭ１８ａ、１８ｂにおいて上記除算回路１７の出力
から索表することにより求める。そして乗算回路１９ａ
、１９ｂによる誤り位置Ｘ１ｌＸ、がそれぞれＸ、＝Ｓ
、 ・ｙ、、ｘ、＝ｓ。
Ｙ、から求まる。一方、訂正回路２０にはバッファレジ
スタ３から受信語が読み出され、上記乗算回路１９ａ、
１９ｂの出力に対応するビットを反転させ、情報出力端
子２に誤りを訂正した受信語を出力させる。なお、ここ
で用いられている演算はすべてガロア体上の演算である
。
スタ３から受信語が読み出され、上記乗算回路１９ａ、
１９ｂの出力に対応するビットを反転させ、情報出力端
子２に誤りを訂正した受信語を出力させる。なお、ここ
で用いられている演算はすべてガロア体上の演算である
。
従来の誤り訂正復号器は、以上のように構成されている
ので、ＲＯＭによる索表操作で誤り位置を求めなければ
ならず、誤り訂正にかかる時間が大きくなるという問題
点があった。
ので、ＲＯＭによる索表操作で誤り位置を求めなければ
ならず、誤り訂正にかかる時間が大きくなるという問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、誤り訂正を高速に行うことのできる誤り訂正
復号器を得ることを目的とする。
たもので、誤り訂正を高速に行うことのできる誤り訂正
復号器を得ることを目的とする。
この発明にかかる誤り訂正復号器は、受信語の先頭１ビ
ットが誤っているときのシンドロームデータを初期値と
してストアさせておいたシフトレジスタを２個並列に用
いて順次入力されてきたビットが１ビット誤った場合の
シンドロームを発生させ、既に得られている受信語のシ
ンドロームと論理加算し、その結果として１ビット以下
の誤りのシンドロームデータが出力された場合には該当
するビットを訂正するようにしたものである。
ットが誤っているときのシンドロームデータを初期値と
してストアさせておいたシフトレジスタを２個並列に用
いて順次入力されてきたビットが１ビット誤った場合の
シンドロームを発生させ、既に得られている受信語のシ
ンドロームと論理加算し、その結果として１ビット以下
の誤りのシンドロームデータが出力された場合には該当
するビットを訂正するようにしたものである。
この発明における誤り訂正復号器は、シフトレジスタを
用いて擬似的に１ビット誤りのシンドロームを発生させ
、受信語のシンドロームデータに論理加算することによ
り受信語に誤りがある場合は、上記１ビット誤り位置と
受信語の誤り位置が一致するときに、その出力に１ビッ
ト誤りあるいは誤りなしのシンドロームデータを出力し
、これにより誤り位置が特定され、誤り訂正ができる。
用いて擬似的に１ビット誤りのシンドロームを発生させ
、受信語のシンドロームデータに論理加算することによ
り受信語に誤りがある場合は、上記１ビット誤り位置と
受信語の誤り位置が一致するときに、その出力に１ビッ
ト誤りあるいは誤りなしのシンドロームデータを出力し
、これにより誤り位置が特定され、誤り訂正ができる。
以下、この発明の一実施例を図について説明する。
第１図において、ｌは誤り訂正復号器の情報入力端子、
２は誤り訂正復号器の情報出力端子、３はｎビットの受
信語Ｘ” （Ｘｏ ＊ Ｘ＋ ＋ ”’＋ Ｘ＠−
３）を記憶させておくためのバッファレジスタ、４ａ、
４ｂはそれぞれの受信語Ｘに対し、Ｓ、＝の根）を計算
するシンドローム生成回路、５ａ。
２は誤り訂正復号器の情報出力端子、３はｎビットの受
信語Ｘ” （Ｘｏ ＊ Ｘ＋ ＋ ”’＋ Ｘ＠−
３）を記憶させておくためのバッファレジスタ、４ａ、
４ｂはそれぞれの受信語Ｘに対し、Ｓ、＝の根）を計算
するシンドローム生成回路、５ａ。
５ｂはそれぞれシンドローム生成回路４ａ、４ｂで計算
されたシンドロームＳ１、Ｓ３をラッチさせるシンドロ
ームレジスタ、６はシンドロームレジスタ５ａ、５ｂの
出力がすべて０のときに限り０を出力し、その他の場合
はｌを出力する検査回路Ｉ １７ ａ ＊ ７ ｂは
それぞれ初期値として受信語Ｘの先頭１ビットだけ誤っ
ているときのシンドロームデータＳ １． ｌ ｖ Ｓ
１．２をそれぞれ記憶し、同期信号により内容がシフ
トされて受信語の誤り位置が右に１ビット移ったときの
シンドロームデータに変化するシフトレジスタ、８ａ、
８ｂはそれぞれ入力の排他的論理和を計算し、ｓ’、、
ｓ“、を出力させるＸＯＲ回路、９はＳ１１をガロア体
上で３乗してＳ’１３を計算する３乗回路、２４はＳ°
゛、をＳｌの基底に変換し、３ ＋、を出力する基底変
換回路、１０は３１ ％■Ｓｔ、を計算するＸＯＲ回路
、１１は入力されるすべてのビットがＯであるときに限
りｌを出力し、その他のときは０を出力する検査回路■
、１２はＡＮＤ回路、１３は受信語の誤りを訂正するた
めのＸＯＲ回路、１４は誤り訂正復号器全体を制御する
制御回路である。
されたシンドロームＳ１、Ｓ３をラッチさせるシンドロ
ームレジスタ、６はシンドロームレジスタ５ａ、５ｂの
出力がすべて０のときに限り０を出力し、その他の場合
はｌを出力する検査回路Ｉ １７ ａ ＊ ７ ｂは
それぞれ初期値として受信語Ｘの先頭１ビットだけ誤っ
ているときのシンドロームデータＳ １． ｌ ｖ Ｓ
１．２をそれぞれ記憶し、同期信号により内容がシフ
トされて受信語の誤り位置が右に１ビット移ったときの
シンドロームデータに変化するシフトレジスタ、８ａ、
８ｂはそれぞれ入力の排他的論理和を計算し、ｓ’、、
ｓ“、を出力させるＸＯＲ回路、９はＳ１１をガロア体
上で３乗してＳ’１３を計算する３乗回路、２４はＳ°
゛、をＳｌの基底に変換し、３ ＋、を出力する基底変
換回路、１０は３１ ％■Ｓｔ、を計算するＸＯＲ回路
、１１は入力されるすべてのビットがＯであるときに限
りｌを出力し、その他のときは０を出力する検査回路■
、１２はＡＮＤ回路、１３は受信語の誤りを訂正するた
めのＸＯＲ回路、１４は誤り訂正復号器全体を制御する
制御回路である。
次に動作について説明する。
ここでは（５１１，４９３，５）ＢＣＨ符号で、ガロア
体ＧＦ （２＠）上の元のα、α３の最小多項式を、そ
れぞれＭ＋（ｘ）＝ｘ” ＋ｘ’ ＋１． ｒ’１ｌＬ
（ｘ）＝ｘ” 十ｘ’ ＋ｘ’ ＋ｘ’ ＋１とする。
体ＧＦ （２＠）上の元のα、α３の最小多項式を、そ
れぞれＭ＋（ｘ）＝ｘ” ＋ｘ’ ＋１． ｒ’１ｌＬ
（ｘ）＝ｘ” 十ｘ’ ＋ｘ’ ＋ｘ’ ＋１とする。
まず、受信語が情報入力端子ｌからシンドローム生成回
路４ａ、４ｂに読みこまれてそれぞれＳ３．Ｓ、が計算
される。シンドローム生成回路４ａ、４ｂはそれぞれ第
２図の４ａ、４ｂで示すように最小多項式Ｍｌ（Ｘ）、
Ｍ！（Ｘ）を表す系列で構成される。このとき同時に
受信語をバッファレジスタ３に記憶させる。
路４ａ、４ｂに読みこまれてそれぞれＳ３．Ｓ、が計算
される。シンドローム生成回路４ａ、４ｂはそれぞれ第
２図の４ａ、４ｂで示すように最小多項式Ｍｌ（Ｘ）、
Ｍ！（Ｘ）を表す系列で構成される。このとき同時に
受信語をバッファレジスタ３に記憶させる。
シンドロームＳ＋、Ｓ−がそれぞれ上記シンドローム生
成回路４ａ、４ｂで計算されると、シンドロームレジス
タ５ａ、５ｂにラッチさせる。このラッチされたデータ
はその受信語の誤りを訂正している間保持する。一方、
シフトレジスタ７ａ。
成回路４ａ、４ｂで計算されると、シンドロームレジス
タ５ａ、５ｂにラッチさせる。このラッチされたデータ
はその受信語の誤りを訂正している間保持する。一方、
シフトレジスタ７ａ。
７ｂにはそれぞれ受信語の先頭ビットの１ビットが誤っ
たときのシンドロームデータ（０００１００００１）及
び（００１１０１００１）をストアさせる。なお、シフ
トレジスタ７ａ、７ｂはそれぞれ第３図の７ａ、７ｂで
示すように最小多項式Ｍ＋（ｘ）、 Ｍｓ（ｘ）の相反
多項式Ｍｌ（Ｘ）、 Ｍ３（Ｘ）て表す系列で構成され
、１ビットシフトされるごとにレジスタの内容は次の１
ビットが誤ったときのシンドロームデータに変化する。
たときのシンドロームデータ（０００１００００１）及
び（００１１０１００１）をストアさせる。なお、シフ
トレジスタ７ａ、７ｂはそれぞれ第３図の７ａ、７ｂで
示すように最小多項式Ｍ＋（ｘ）、 Ｍｓ（ｘ）の相反
多項式Ｍｌ（Ｘ）、 Ｍ３（Ｘ）て表す系列で構成され
、１ビットシフトされるごとにレジスタの内容は次の１
ビットが誤ったときのシンドロームデータに変化する。
次にシンドロームレジスタ５ａのデータＳ、とシフトレ
ジスタ７ａのデータＳ １． ｌの排他的論理和及びシ
ンドロームレジスタ５ｂのデータＳ、とシフトレジスタ
７ｂのデータＳ１１の排他的論理和をそれぞれＸＯＲ回
路８ａ、８ｂで計算し、Ｓｌ、ｓ”、を出力させる。３
＋、については３乗回路９で８１，３が計算される。Ｓ
”、については基底変換回路２４で８１．に変換される
。３乗回路９は第４図（ａ）の関係式からＡＮＤ回路と
ＸＯＲ回路で構成される。基底変換回路２４は第４図（
ｂ）の関係式からＸＯＲ回路で構成される。そしてＸＯ
Ｒ回路ｌＯでＳ１１″■Ｓｖ、が計算される。
ジスタ７ａのデータＳ １． ｌの排他的論理和及びシ
ンドロームレジスタ５ｂのデータＳ、とシフトレジスタ
７ｂのデータＳ１１の排他的論理和をそれぞれＸＯＲ回
路８ａ、８ｂで計算し、Ｓｌ、ｓ”、を出力させる。３
＋、については３乗回路９で８１，３が計算される。Ｓ
”、については基底変換回路２４で８１．に変換される
。３乗回路９は第４図（ａ）の関係式からＡＮＤ回路と
ＸＯＲ回路で構成される。基底変換回路２４は第４図（
ｂ）の関係式からＸＯＲ回路で構成される。そしてＸＯ
Ｒ回路ｌＯでＳ１１″■Ｓｖ、が計算される。
ＡＮＤ回路１２の出力はＳ Ｉｎ Ｓ’ｌｌ Ｓ’２の
条件によって以下のようになる。
条件によって以下のようになる。
■ Ｓｔ ＝Ｓｓ ＝ｏのとき、検査回路Ｉ６の出力は
０となり、ＡＮＤ回路の出力はＯとなる。
０となり、ＡＮＤ回路の出力はＯとなる。
■ Ｓ１≠ＯまたはＳ、≠０のとき、検査回路Ｉ６の出
力はｌとなる。このときＳ＋、３■３１３＝０ならば検
査回路１１はｌを出力し、それ以外の場合は０を出力す
る。すなわちＡＮＤ回路１２はＳ′、３■Ｓ’３＝０（
誤りは２ビットまたはｌビット）のときｌを出力し、そ
の他の場合（誤りは３ビット以上）はＯを出力する。Ａ
ＮＤ回路１２の出力が１の場合はシフトレジスタ７ａ、
７ｂの内容に対応する受信語のビットが誤っているもの
とみなし、ＸＯＲ回路１３で誤りを訂正する。
力はｌとなる。このときＳ＋、３■３１３＝０ならば検
査回路１１はｌを出力し、それ以外の場合は０を出力す
る。すなわちＡＮＤ回路１２はＳ′、３■Ｓ’３＝０（
誤りは２ビットまたはｌビット）のときｌを出力し、そ
の他の場合（誤りは３ビット以上）はＯを出力する。Ａ
ＮＤ回路１２の出力が１の場合はシフトレジスタ７ａ、
７ｂの内容に対応する受信語のビットが誤っているもの
とみなし、ＸＯＲ回路１３で誤りを訂正する。
次に制御回路１４からの信号によりバッファレジスタ３
を１ビットンフトさせ、同時にシフトレジスタ７ａ、７
ｂもそれぞれ１ビットシフトさせて、以上に述べた操作
と同じ操作を行い、情報出力端子２に出力させる。なお
、ここで行われている演算はすべてガロア体上の演算で
ある。
を１ビットンフトさせ、同時にシフトレジスタ７ａ、７
ｂもそれぞれ１ビットシフトさせて、以上に述べた操作
と同じ操作を行い、情報出力端子２に出力させる。なお
、ここで行われている演算はすべてガロア体上の演算で
ある。
なお、上記実施例ではＸＯＲ回路８ｂの後段に基底変換
回路２４を設け、ＸＯＲ回路８ｂの出力を基底変換する
構成について示したが、本発明はこのような構成に限定
されるものではなく、例えば、シンドローム生成回路４
ｂ、及びシストレジスタ７ｂの後段に基底変換部を設け
、あるいはシンドローム生成回路４ｂ、及びシストレジ
スタ７ｂの内部に基底変換機能を持たせるようにしても
よく、これらの場合においても上記実施例と同様の効果
を奏する。
回路２４を設け、ＸＯＲ回路８ｂの出力を基底変換する
構成について示したが、本発明はこのような構成に限定
されるものではなく、例えば、シンドローム生成回路４
ｂ、及びシストレジスタ７ｂの後段に基底変換部を設け
、あるいはシンドローム生成回路４ｂ、及びシストレジ
スタ７ｂの内部に基底変換機能を持たせるようにしても
よく、これらの場合においても上記実施例と同様の効果
を奏する。
また、上記実施例では擬似的にｌビット誤りのシンドロ
ームを受信語の１ビットごとに発生させて論理加算をし
ていたため、受信語の１ビットごとに対して誤り訂正を
行っていたが、擬似的に１ビット誤りを付加するところ
を第５図の本発明の第２の実施例に示すように行っても
よい。即ち、第５図においてシフトレジスタ２１ａ、２
１ｂには受信語の先頭から第ｍビットが１ビット誤って
いるときのシンドロームデータをロードさせ、（ｍ−１
）段並列に配置されたゲート回路２２より受信の先頭の
第（ｍ−１）ビットから第１ビット目までのそれぞれ１
ビットが誤っているときのシンドロームデータを作り出
し、擬似的に誤りを付加したときのシンドロームを計算
し、検査回路■２３を通ってｍビットに並列的に誤りを
訂正し、同期クロックによりシフトレジスタ２１ａ、２
１ｂをｍビットにシフトさせ、受信語のすべてのビット
に対してこれを行い情報出力端子２に出力させる。なお
検査回路Ｉ［２３は第１図において点線で囲まれている
部分である。
ームを受信語の１ビットごとに発生させて論理加算をし
ていたため、受信語の１ビットごとに対して誤り訂正を
行っていたが、擬似的に１ビット誤りを付加するところ
を第５図の本発明の第２の実施例に示すように行っても
よい。即ち、第５図においてシフトレジスタ２１ａ、２
１ｂには受信語の先頭から第ｍビットが１ビット誤って
いるときのシンドロームデータをロードさせ、（ｍ−１
）段並列に配置されたゲート回路２２より受信の先頭の
第（ｍ−１）ビットから第１ビット目までのそれぞれ１
ビットが誤っているときのシンドロームデータを作り出
し、擬似的に誤りを付加したときのシンドロームを計算
し、検査回路■２３を通ってｍビットに並列的に誤りを
訂正し、同期クロックによりシフトレジスタ２１ａ、２
１ｂをｍビットにシフトさせ、受信語のすべてのビット
に対してこれを行い情報出力端子２に出力させる。なお
検査回路Ｉ［２３は第１図において点線で囲まれている
部分である。
以上のようにこの発明によれば、シフトレジスタを用い
て受信語に１ビットの誤りを擬似的に発生させたシンド
ロームデータを計算するように構成したので、装置が容
易にでき、また高速に誤り訂正できるものが得られる効
果がある。
て受信語に１ビットの誤りを擬似的に発生させたシンド
ロームデータを計算するように構成したので、装置が容
易にでき、また高速に誤り訂正できるものが得られる効
果がある。
第１図はこの発明の一実施例による誤り訂正復号器を示
すブロック図、第２図はこの発明におけるシンドローム
生成回路を具体的に示したブロック図、第３図はこの発
明によるシフトレジスタを具体的に示したブロック図、
第４図（ａ）はこの発明における３乗回路による計算過
程を具体的に示した図、第４図（ｂ）はこの発明におけ
る基底変換回路による計算過程を具体的に示した図、第
５図はこの発明の他の実施例を示すブロック図、第６図
は従来の誤り訂正復号器を示すブロック図である。 図において、１は情報入力端子、２は情報出力端子、３
はバッファレジスタ、４．４ａ、４ｂはシンドローム生
成回路、５ａ、５ｂはシンドロームレジスタ、６は検査
回路１１７ａ、７ｂはシフトレジスタ、８ａ、８ｂはＸ
ＯＲ回路、９は３乗回路、ｌＯはＸＯＲ回路、１１は検
査回路■、１２はＡＮＤ回路、１３はＸＯＲ回路、１４
は制御回路、１５ａ、１５ｂはＲＯＭ５１６は３乗回路
、１７は除算回路、１８ａ、１８ｂはＲＯＭ、１９゜１
９ｂは乗算回路、２０は訂正回路、２１ａ、２１ｂはシ
フトレジスタ、２２はゲート回路、２３は検査回路■、
２４は基底変換回路である。 なお図中同一符号は同−又は相当部分を示す。
すブロック図、第２図はこの発明におけるシンドローム
生成回路を具体的に示したブロック図、第３図はこの発
明によるシフトレジスタを具体的に示したブロック図、
第４図（ａ）はこの発明における３乗回路による計算過
程を具体的に示した図、第４図（ｂ）はこの発明におけ
る基底変換回路による計算過程を具体的に示した図、第
５図はこの発明の他の実施例を示すブロック図、第６図
は従来の誤り訂正復号器を示すブロック図である。 図において、１は情報入力端子、２は情報出力端子、３
はバッファレジスタ、４．４ａ、４ｂはシンドローム生
成回路、５ａ、５ｂはシンドロームレジスタ、６は検査
回路１１７ａ、７ｂはシフトレジスタ、８ａ、８ｂはＸ
ＯＲ回路、９は３乗回路、ｌＯはＸＯＲ回路、１１は検
査回路■、１２はＡＮＤ回路、１３はＸＯＲ回路、１４
は制御回路、１５ａ、１５ｂはＲＯＭ５１６は３乗回路
、１７は除算回路、１８ａ、１８ｂはＲＯＭ、１９゜１
９ｂは乗算回路、２０は訂正回路、２１ａ、２１ｂはシ
フトレジスタ、２２はゲート回路、２３は検査回路■、
２４は基底変換回路である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）２元ＢＣＨ符号の２重誤り訂正復号器において、 ｎビットの受信語ｘ＝（ｘ＿０、ｘ＿１、・・・、ｘ＿
ｎ＿−＿１）を記憶する記憶装置と、 シンドロームＳ＿１＝▲数式、化学式、表等があります
▼α＾ｉ、Ｓ＿３＝▲数式、化学式、表等があります▼
α＾３＾ｉ（αは原始多項式の根）をそれぞれ計算する
並列に配置されたシンドローム生成回路と、上記シンド
ローム生成回路で計算されたＳ＿１、Ｓ＿３をそれぞれ
ラッチするためのシンドロームレジスタと、 受信語の先頭の１ビットだけが誤っているときのシンド
ロームデータを初期値として記憶させる並列に配置され
たシフトレジスタと、 上記シンドロームレジスタの出力Ｓ＿１、Ｓ＿３と上記
シフトレジスタの出力Ｓ＿ｉ＿．＿１、Ｓ＿ｉ＿．＿３
の排他的論理和Ｓ’＿１＝Ｓ＿１■Ｓ＿ｉ＿．＿１、Ｓ
”＿３＝Ｓ＿３■Ｓ＿ｉ＿．＿３をそれぞれ計算する並
列に配置されたＸＯＲ回路と、 Ｓ”＿３をＳ＿１の基底に変換し、Ｓ’＿３を出力する
基底変換回路と、 Ｓ’＿１を入力としガロア体上で３乗し、Ｓ’＿１＾３
を出力させる３乗回路と、 上記シンドロームレジスタの出力がすべて０であるかど
うかをチェックする検査回路と、 上記３乗回路の出力Ｓ’＿１＾３と上記基底変換回路の
出力Ｓ’＿３の排他的論理和Ｓ’＿１＾３■Ｓ’＿３を
計算する加算回路と、 上記加算回路の出力Ｓ’＿１＾３■Ｓ’＿３のすべての
ビットが０であるかどうかをチェックする検査回路とを
備えたことを特徴とする誤り訂正復号器。 - （２）上記基底変換回路が上記Ｓ＿３を計算するシンド
ローム生成回路内あるいはその次段と、上記Ｓ＿３側の
シフトレジスタ内あるいはその後段に設けられているこ
とを特徴とする請求項１記載の誤り訂正復号器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-248372 | 1989-09-25 | ||
| JP24837289 | 1989-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03174821A true JPH03174821A (ja) | 1991-07-30 |
| JP2752510B2 JP2752510B2 (ja) | 1998-05-18 |
Family
ID=17177120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23759590A Expired - Fee Related JP2752510B2 (ja) | 1989-09-25 | 1990-09-07 | 誤り訂正復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752510B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03149924A (ja) * | 1989-11-06 | 1991-06-26 | Mitsubishi Electric Corp | 誤り訂正復号装置 |
-
1990
- 1990-09-07 JP JP23759590A patent/JP2752510B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03149924A (ja) * | 1989-11-06 | 1991-06-26 | Mitsubishi Electric Corp | 誤り訂正復号装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2752510B2 (ja) | 1998-05-18 |
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