JPH03173162A - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

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JPH03173162A
JPH03173162A JP1312730A JP31273089A JPH03173162A JP H03173162 A JPH03173162 A JP H03173162A JP 1312730 A JP1312730 A JP 1312730A JP 31273089 A JP31273089 A JP 31273089A JP H03173162 A JPH03173162 A JP H03173162A
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体素子を収容する半導体素子収納用パッケ
ージの改良に関するものである。
(従来の技術) 従来、半導体素子を収容するためのパッケージ、特にガ
ラスの溶着によって封止するガラス封止型半導体素子収
納用パッケージは、絶縁基体と蓋体とから成り、内部に
半導体素子を収容する空所を有する絶縁容器と、該容器
内に収容される半導体素子を外部電気回路に電気的に接
続するための外部リード端子とから構成されており、絶
縁基体及び蓋体の相対向する主面に予め封止用のガラス
部材を被着形成すると共に、絶縁基体主面に外部リード
端子を固定し、半導体素子の各電極と外部リード端子と
をワイヤポンド接続した後、絶縁基体及び蓋体のそれぞ
に被着させた封止用のガラス部材を溶融一体止させるこ
とによって内部に半導体素子を気密に封止している。
(発明が解決しようとする課題) しかし乍ら、この従来のガラス封止型半導体素子収納用
パンケージは通常、外部リード端子がコバール(29し
χNi−16れχCo−55WtχFe合金)や42A
lloy(42WtχNi−58WtχFe合金)の導
電性材料から成っており、該コバールや42Alloy
 等ハi3磁率が高く、且つR電率が低いことから以下
に述べる欠点を有する。
即ち、 ■コパールや42A11oyは鉄(Fe)、ニッケル(
Ni)、コバル) (Go)といった強磁性体金属のみ
から成っており、その透磁率は250〜700 (CG
S)と高い。そのためこのコバールや42A I jo
y等から成る外部リード端子に電流が流れると外部リー
ド端子中に透磁率に比例した大きな自己インダクタンス
が発生し、これが逆起電力を誘発してノイズとなると共
に、該ノイズが半導体素子に入力されて半導体素子に誤
動作を生じさせる、 ■コバールや42^11oyはその導電率が3.0〜3
.5χ(IACS)と低い。そのためこのコバールや4
2Alloy等から成る外部リード端子に信号を伝搬さ
せた場合、信号の伝搬速度が極めて遅いものとなり、高
速駆動を行う半導体素子はその収容が不可となってしま
う、 ■半導体素子収納用パッケージの内部に収容する半導体
素子の高密度化、高集積化の進展に伴い、半導体素子の
電極数が大幅に増大しており、半導体素子の各電極を外
部電気回路に接続する外部リード端子の線幅も極めて細
くなってきている。そのため外部リード端子は上記■に
記載のコバールや42A I Joyの導電率が低いこ
とと相俊って電気抵抗が極めて大きなものになってきて
おり、外部リード端子に信号を伝搬させると、該外部リ
ード端子の電気抵抗に起因して信号が大きく減衰し、内
部に収容する半導体素子に信号を正確に入力することが
できず、半導体素子に誤動作を生じさせてしまう、 等の欠点を有していた。
(発明の目的) 本発明は上記欠点に鑑み案出されたもので、その目的は
外部リード端子で発生するノイズ及び外部リード端子に
おける信号の減衰を極小となし、内部に収容する半導体
素子への信号の入出力を確実に行うことを可能として半
導体素子を長期間にわたり正常、且つ安定に作動させる
ことができる半導体素子収納用パッケージを提供するこ
とにある。
また本発明の他の目的は高速駆動を行う半導体素子を収
容することができる半導体素子収納用パッケージを提供
することにある。
(課題を解決するための手段) 本発明は内部に半導体素子を収容するための空所を有す
る絶縁容器に外部リード端子をガラス部材を介して取着
して成る半導体素子収納用パッケージにおいて、前記絶
縁容器をスピネルもしくはステアタイト質焼結体で、外
部リード端子を透磁率200(CGS )以下、熱膨張
係数70乃至85xlO−’7℃、導電率50χ(1^
C3)以上の金属で、ガラス部材を酸化鉛60.0乃至
so、ohtx 、酸化ホウ素5.0乃至20.0誉t
%、酸化亜鉛5.0乃至20.0Wt%、シリカ1.0
 乃至10.0WtX 、?ルミーJ−1,0乃至10
.0Wt%から成るガラスで形成したことを特徴とする
ものである。
(実施例) 次に本発明を添付図面に基づき詳細に説明する。
第1図及び第2図は本発明の半導体素子収納用パッケー
ジの一実施例を示し、1は絶縁基体、2は蓋体である。
この絶縁基体lと蓋体2とにより絶縁容器3が構成され
る。
前記絶縁基体1及び蓋体2はそれぞれの中央部に半導体
素子を収容する空所を形成するための凹部が設けてあり
、絶縁基体lの凹部底面には半導体素子4が樹脂、ガラ
ス、ロウ剤等の接着剤を介し取着固定される。
前記絶縁基体l及び蓋体2はスピネルもしくはステアタ
イト質焼結体から成り、第1図に示すような絶縁基体1
及び蓋体2に対応した形状を有するプレス型内に、スピ
ネルの場合はマグネシア (MgO)、アルミナ(Al
□0.)の原料粉末を、ステアタイト質焼結体の場合は
マグネシア(MgO) 、シリカ(Sin、)等の原料
粉末を充填させるとともに一定圧力を印加して成形し、
しかる後、成形品を約1200〜1700℃の温度で焼
成することによって製作される。
尚、前記絶縁基体1及び蓋体2を形成するスピネル、ス
テアタイト質焼結体はその熱膨張係数が70乃至85X
lO−’/ ’Cであり、後述する封止用ガラス部材の
熱膨張係数との関係において絶縁基体l及び蓋体2と封
止用ガラス部材間に大きな熱膨張の差が生じることはな
い。
また前記絶縁基体l及び蓋体2にはその相対向する主面
に封止用のガラス部材6が予め被着形成されており、該
絶縁基体1及び蓋体2の各々に被着されている封止用ガ
ラス部材6を加熱溶融させ一体化させることにより絶縁
容器3内の半導体素子4を気密に封止する。
前記絶縁基体1及び蓋体2の相対向する主面に被着され
る封止用ガラス部材6は、酸化鉛60.0乃至80.0
Wt%、酸化ホウ素5.0乃至20.0Wt%、酸化亜
鉛5.0乃至20.0Wt%、シリカ1.0乃至10.
0Wt%、アルミナ1.0乃至10.0WtXより形成
されるガラスより成り、上記各成分を所定の値となるよ
うに秤量混合すると共に、該混合粉末を1000〜11
00℃の温度で加熱溶融させることによって製作される
このガラス部材6の熱膨張係数は75乃至95X10−
’/℃である。
前記封止用ガラス部材6は、その熱膨張係数が75乃至
95xlO−’/ ℃であり、絶縁基体1及び蓋体2の
各々の熱膨張係数と近似することから絶縁基体l及び蓋
体2の各々に被着されている封止用ガラス部材6を加熱
溶融させ一体化させることにより絶縁容器3内の半導体
素子4を気密に封止する際、絶縁基体1及び蓋体2と封
止用ガラス部材6との間には両者の熱膨張係数の相違に
起因する熱応力が発生することは殆どなく、絶縁基体1
と蓋体2とを封止用ガラス部材6を介し強固に接合する
ことが可能となる。
尚、前記封止用ガラス部材6は酸化鉛(PbO)が60
、0Wt%未満であるとガラスの熱膨張が小さ(なって
絶縁基体lと蓋体2の熱膨張と合わなくなり、また80
.0Wt%を越えるとガラスの耐薬品性が劣化して絶縁
容器3の気密封止の信頬性が大きく低下するため酸化鉛
(PbO)は60.0乃至80.0Wt%の範囲に限定
される。
また酸化ホウ素(Bzos)が5.0し1未満であると
ガラスの結晶化が進んで絶縁容器3の気密封止が困難と
なり、また20.0Wtχを越えるとガラスの耐薬品性
が劣化して絶縁容器3の気密封止の信鎖性が大きく低下
するため酸化ホウ素(tstoz)は5.0乃至20.
0Wtχの範囲に限定される。
また酸化亜鉛(ZnO)が5.0Wt%未満であるとガ
ラス化が困難となってガラス部材6としての機能が喪失
してしまい、また20.0Wtχを越えるとガラスの結
晶化が進んで絶縁容器3の気密封止が困難となるため酸
化亜鉛(ZnO)は5.0乃至20.0Wtχの範囲に
限定される。
またシリカ(SiO□)が1.0Wt%未満であるとガ
ラスの結晶化が進んで絶縁容器3の気密封止が困難とな
り、また10.0れ2を越えると絶縁容器3に外部リー
ド端子5をガラス部材6を介して取着する際、ガラスの
溶融温度が上がり、絶縁容器3内部に収容する半導体素
子に熱劣化を招来させることがらシリカ(SiOz)は
1.0乃至1o、owtx (7)範囲に限定される。
またアルミナ(Al□03)が1.0れ1未満であると
ガラスの耐薬品性が劣化して絶縁容器3の気密封止の信
転性が大きく低下し、また10.0Wt%を越えるとガ
ラスの熱膨張が小さくなって絶縁基体lと蓋体2の熱膨
張と合わなくなるためアルミナ(Altos)は1.0
乃至io、otitχの範囲に限定される。
前記封止用ガラス部材6は前述した成分から成るガラス
に適当な有機溶剤、溶媒を添加して得たガラスペースト
を従来周知の厚膜手法を採用することによって絶縁基体
l及び蓋体2の相対向する主面に被着形成される。
前記絶縁基体lと蓋体2との間には導電性材料から成る
外部リード端子5が配されており、該外部リード端子5
は半導体素子4の各電極がワイヤ7を介し電気的に接続
され、外部リード端子5を外部電気回路に接続すること
によって半導体素子4が外部電気回路に接続されること
となる。
前記外部リード端子5は絶縁基体lと蓋体2の相対向す
る主面に被着させた封止用ガラス部材6を溶融一体止さ
せ、′I@縁容器3を気密封止する際に同時に絶縁基体
lと蓋体2との間に取着される。
前記外部リード端子5は非磁性体金属である銅(Cu)
から成る芯体の外表面にニッケルーコバルト鉄合金(N
i−Co−Fe合金)を被着させたもの、或いは板杖の
ニッケルーコバルト−鉄合金(Ni−Co−Pe合金)
もしくはインバー合金(36,5WLX Ni−63゜
5れχFe合金)の上下面に非磁性体金属である銅(C
u)を接合させたもの等から成り、そのi3磁率は20
0 (CGS)以下、導電率は50χ(IACS)以上
、熱膨張係数は70乃至85X10−’/ ’cの導電
性材料から成る。
前記外部リード端子5はその透磁率が200 (CGS
)以下であり、透磁率が低いことから外部リード端子5
に電流が流れたとしても外部リード端子5中には大きな
自己インダクタンスが発生することはなく、その結果、
前記自己インダクタンスにより誘発される逆起電力に起
因したノイズを極小となし、内部に収容する半導体素子
4を常に正常に作動させることができる。
また前記外部リード端子5はその導電率が502 (I
ACS)以上であり、電気を流し易いことから外部リー
ド端子5の信号伝搬速度を極めて速いものとなすことが
でき、絶縁容器3内に収容した半導体素子4を高速駆動
させたとしても半導体素子4と外部電気回路との間にお
ける信号の出し入れは常に安定、且つ確実となすことが
できる。
また同時に外部リード端子5の導電率が高いことから外
部リード端子5の線幅が細くなったとしても外部リード
端子5の電気抵抗を低く抑えることができ、その結果、
外部リード端子5における信号の減衰を極小として内部
に収容する半導体素子4に外部電気回路から供給される
電気信号を正確に入力することができる。
また更に前記外部リード端子5はその熱膨張係数が70
乃至85X10−’/ ’Cであり、封止用ガラス部材
6の熱膨張係数と近似することから外部リード端子5を
絶縁基体1と蓋体2の間に封止用ガラス部材6を用いて
固定する際、外部リード端子5と封止用ガラス部材6と
の間には両者の熱膨張係数の相違に起因する熱応力が発
生することはなく、外部リード端子5を封止用ガラス部
材6で強固に固定することも可能となる。
かくして、この半導体素子収納用パッケージによれば絶
縁基体1の凹部底面に半導体素子4を取着固定するとと
もに該半導体素子4の各電極をボンディングワイヤ7に
より外部リード端子5に接続させ、しかる後、wA縁基
体1と蓋体2とを該絶縁基体1及び蓋体2の相対向する
主面に予め被着させておいた封止用ガラス部材6を溶融
一体止させることによって接合させ、これによって最終
製品としての半導体装置が完成する。
(発明の効果) 本発明の半導体素子収納用パッケージによれば、半導体
素子を収容するための絶縁容器をスピネルもしくはステ
アタイト質焼結体で、外部リード端子を透磁率が200
 (CGS’)以下、導電率が50χ(IACS)以上
、熱膨張係数が70乃至85X10−’/ ’Cの金属
で、ガラス部材を酸化鉛60.0乃至80.0Wt%、
酸化ホウ素5.0乃至20.0Wt%、酸化亜鉛5.0
乃至20.0Wt%、シリカ1.0乃至10.0Wt″
t、アルミナ1.0乃至10.0Wtχから成るガラス
で形成したことから外部リード端子に電流を流したとし
ても該外部リード端子中に大きな自己インダクタンスが
発生することはなく、その結果、前記自己インダクタン
スにより誘発される逆起電力に起因したノイズを極小と
なし、内部に収容する半導体素子を常に正常に作動させ
ることが可能となる。
また外部リード端子の信号伝搬速度を極めて速いものと
なすことができ、絶縁容器内に収容した半導体素子を高
速駆動させたとしても半導体素子と外部電気回路との間
における信号の出し入れを安定、且つ確実となすことが
可能となる。
更に外部リード端子の線幅が細(なったとしても外部リ
ード端子の電気抵抗を低く抑えることができ、その結果
、外部リード端子における信号の減衰を極小として内部
に収容する半導体素子に外部電気回路から供給される電
気信号を正確に入力することができる。
また更に前記外部リード端子はその熱膨張係数が絶縁基
体、蓋体及び封止用ガラス部材の各々の熱膨張係数と近
似し、絶縁基体と蓋体との間に外部リード端子を挟み、
各々を封止用ガラス部材で取着接合したとしても絶縁基
体及び蓋体と封止用ガラス部材との間、外部リード端子
と封止用ガラス部材との間のいずれにも熱膨張係数の相
違に起因する熱応力は発生せず、すべてを強固に取着接
合することも可能となる。
【図面の簡単な説明】
第1図は本発明の半導体素子収納用パッケージの一実施
例を示す断面図、第2図は第1図に示すパッケージの絶
縁基体上面より見た平面図である。 l ・・絶縁基体  2 ・・蓋体 3 ・・絶縁容器 5 ・・外部リード端子 6 ・・封止用ガラス部材

Claims (1)

    【特許請求の範囲】
  1. 内部に半導体素子を収容するための空所を有する絶縁容
    器に外部リード端子をガラス部材を介して取着して成る
    半導体素子収納用パッケージにおいて、前記絶縁容器を
    スピネルもしくはステアタイト質焼結体で、外部リード
    端子を透磁率200(CGS)以下、熱膨張係数70乃
    至〜85×10^−^7/℃、導電率50%(IACS
    )以上の金属で、ガラス部材を酸化鉛60.0乃至80
    .0Wt%、酸化ホウ素5.0乃至20.0Wt%、酸
    化亜鉛5.0乃至20.0Wt%、シリカ1.0乃至1
    0.0Wt%、アルミナ1.0乃至10.0Wt%から
    成るガラスで形成したことを特徴とする半導体素子収納
    用パッケージ。
JP1312730A 1989-08-25 1989-11-30 半導体素子収納用パッケージ Expired - Lifetime JP2736463B2 (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55100239A (en) * 1979-01-23 1980-07-31 Asahi Glass Co Ltd Seal bonding glass composition
JPS5711847A (en) * 1978-02-06 1982-01-21 Ibm Nonporous glass-ceramic body
JPS63291834A (ja) * 1987-04-27 1988-11-29 コーニング グラス ワークス 電子パッキング用のガラス−セラミックス、それに用いる熱的に結晶可能なガラス、および同ガラス−セラミックスを用いた基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5711847A (en) * 1978-02-06 1982-01-21 Ibm Nonporous glass-ceramic body
JPS55100239A (en) * 1979-01-23 1980-07-31 Asahi Glass Co Ltd Seal bonding glass composition
JPS63291834A (ja) * 1987-04-27 1988-11-29 コーニング グラス ワークス 電子パッキング用のガラス−セラミックス、それに用いる熱的に結晶可能なガラス、および同ガラス−セラミックスを用いた基板

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