JPH03167628A - 索表乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は、２進コードで表示されている入力数値の定
数演算を行う際に、特に有用な索表乗算器に関するもの
である。

［発明の概要１ 本発明の索表乗算器は、ｎビットの２進データとされて
いる入力信号を上位ｋビットと下位ｎ−ｋビットに分割
し、上位ｋビットの人カデータＡＵおよび、下位ｎ−ｋ
ビットの入力データＡＬにそれぞれ定数Ｃを乗算してそ
れぞれ、例えばｍビットの出力データＤ．Ｊ及びＤ１４
を記′障している第１のＲＯＭと、第２のＲＯＭを備え
、前記出力データＤＵとＤＬを加算するような索表乗算
器において、定数Ｃが正のきは第１のＲＯＭにＤｕ：Ｃ
Ｘ　（ＡＵ　−　２”　）　ｔｙ）出力データを、第２
（７）ＲＯＭにはＤＬ＝Ｃ×ＡＬの出力データを記憶す
るように構成し、また、定数Ｃが負のときは第１のＲ　
Ｏ　ＭにＤｕ＝Ｃｘ　（ＡＵ＋ｔ）−２”−’の出力デ
ータを、第２のＲＯＭにはＤ　Ｌ　＝ＣＸ　（Ａ　ｕ２
″−　　）の出力データが記憶されるように構成し、従
来の索表乗算器に比較してＲＯＭ容量を低減できるよう
にしたちのである し従来の技術］ デジタルフィルタを構成する主要な演算回路としては、
乗算器と加算器が必要とされるが、このうち乗算器はデ
ジタルフィルタの伝達特性によって乗算数が定数とされ
ることが多い。

そして、データが入力されてから計算結果が出力される
までの時間を短くすることが要請されている。

このような定数乗算器としては、種々の値の入力データ
に対して、あらかじめ演算した結果のデータを表として
Ｒ　Ｏ　Ｍ　（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）に
用意しておき、入力データをアドレス信号としてＲＯＭ
内のデータを選択的に読み出す索表乗算器が多用されて
いる。

しかしながら、上記のような索表乗算器は入力データ語
長が大きくなるに従って、演算結果をテーブルとして格
納するためのＲＯＭ容量が指数関数的に増加するという
問題がある。

例えば、入力データ語長が１ｌビットであり、乗算した
結果の出力データ語長が１１ビットになるような索表乗
算器の場合は、 ２”ｘｌｌ＝２２１２８ビット のＲＯＭ容量が必要になる。

一般にｎビットの入力データに対してそれぞれｍビット
の出力データを選択できるものは、２ｎ×ｍビットのＲ
ＯＭ容量が必要になる。

そこで、ＲＯＭ容量を低減する目的で，複数個のＲＯＭ
を用いて乗算器を構成することが知られている。

（例えば特開昭６４−５７３３２２号公報）すなわち、
第６図に示すように入力データがｎビットの場合はラッ
チ回路１で上位ｋビットのデータＩ　ｎ−１＋　Ｉ　ｎ
−２．”・’　Ｉ　ｎ−１１と、下位ｎ−ｋビットのデ
ータＩ　ｎ−ｋ−　１　，Ｉ　ｎ−１１−２．”　”・
・Ｉ，．Ｉ．に分割し、それぞれ上位及び下位の入力デ
ータに定数を乗算した計算結果の出力データが記憶され
ている２つのＲＯＭＩＩ及び１２にアドレス信号として
入力する。そして、ＲＯＭＩ　１の出力データとＲ　Ｏ
　Ｍ　１　２の出力データを加算器１３で加算し、乗数
演算を行っている。

［発明が解決しようとする問題点ｊ この場合、出力データの有効ビット数がｍビットであり
、正負両符合の乗算になることを考慮すると、第１、お
よび第２のＲＯＭの出力データに符合情報を付けて加算
器ｌ３で加算することになり、各Ｒ　Ｏ　Ｍは（ｍ＋１
）ビットの出力データを記憶することになるから、例え
ば、ｎ＝ｌｌ．ｋ＝５．ｍ＝１１とするとすると、第１
及び第２のＲＯＭＩＩ及び１２のＲ　Ｏ　Ｍ容量の総和
は２”　　（ｍ＋ｌｌ＋２ｎ−’−（ｍ＋１）＝ｌｌ５
２　　ビットとなり、前記１個のＲＯＭを使用したもの
に比較してＲＯＭ容量を減らす効果は大きい。

しかしながら、下位の出力データはｎ−ｋビットの乗算
であるにちかかわらず、下位の出力データが負となると
きは、第２のＲＯＭとして上位の入力データと同一桁の
出力ビットが要求され、結果的にＲＯＭ容量を増加する
ことになる。

例えば、入力データが１０進数で−１２、定数が３であ
るとき上位■桁と下位■桁に分割して演算する場合［ｉ
’−　（１０＋２）ｘ３Ｑであるから、第１のＲＯＭに
よって０”−１０Ｘ３＝−３０．！ｌを出力シ、ｍ２の
ＲＯＭでＦ−２ｘ３＝−６１１　を出力して、各出力デ
ータを加算すればよい。

すなわち、上記した数値を２の補数で表した２進数で加
算を行うようにすると （−３０）＝　　１０００１０ ＋　　−６　　　＝　　１１１０１０ （−３６）＝１０１　１　１００ となるように計算することによって、負数の加算を行う
ことになるが、−６に対しては負の符合ビットを示すｌ
が上位桁と同数となるような出力データピット数が要求
される。

そのため、第６図に示されているように、下位の入力デ
ータを演算する第２のＲＯＭの出力には点線で示すよう
に、演算結果によって上位に負の符合を示す「１」また
は「○」となる２ビットの信号を付加するための符号拡
張回路ｌ４を出力側に付加するか、又は第２のＲＯＭ１
．２として上位の入力データの出力ビット数と同数の出
力データを得られるものが必要になる ［問題点を解決するための手段］ 本発明は、かかる問題点をさらに改良することによって
、よりＲＯＭの容量を少なくするようにしたちのである
。すなわち、ｎビットの入力データの上位ビット数をＫ
とするデータＡＵ、及び下位ビット数を（ｎ−ｋ）とす
るデータＡ　．−に対して正の定数を乗算する第１の発
明では第１及び第２のＲＯＭに対して ＤＵ＝ＣＸ　　（Ａ．−　　２ｎ−”　　）Ｄ　　Ｌ　
＝Ｃ−Ａ， となる演算結果を格納するように構成し負の定数を乗算
する第２の発明では Ｄｕ＝Ｃｘ　（ＡＵ＋１）−２”及び ＤＬ＝ＣＸ　（Ａ．−２°−１） となる演算結果を与えるように構成したちのである。

［作用１ 第１の発明による索表乗算器では、出力データのビット
数をｍとすると、符号ビット１を加えたときに ２’Ｘ　（ｍ＋１）＋２”　Ｘ　（ｍ＋ｌ−ｋ）とする
ことができ、ｎ＝ｌｌ，ｋ＝５．ｍ＝１ｌとするとＲＯ
Ｍ容量は８３２ビットになる。

第２の発明による索表乗算器では ２′Ｘ　（ｍ＋１）＋２”″　（ｍ＋ｌ−ｋ＋１）とす
ることができ、第１の発明と同様にすると、ＲＯＭ容量
は８９６ビットになる。

［実施例１ 第１図は、本発明の第１の発明を示す索表乗算器のブロ
ック図を示したもので、１は入力データが直列信号とさ
れているとき並列信号に変換するシフトレジスタを示す
。

１０はデータが２進のｎビットの信号 ［Ｉ　ｎ−＋　．　　Ｉ　ｎ−ｚ　＋−ｒ　ｎ−ｗ　　
・・−・Ｉ　，、Ｉ．］とされでいるとき、上位のｋビ
ットの入力データＡＵがアドレス信号として入力されて
いる第１のＲＯＭを示す。

又、２０は上記入力データの下位ｎ−ｋビットのデータ
ＡＬがアドレス信号として入力される第２のＲＯＭを示
す。

そして、前記第１のＲＯＭＩＯ及び第２のＲＯＭ２０に
は例えば乗算係数Ｃによって、後述するような演算結果
を示す出力データＤＩＪ．ＤＬが対応する番地に格納さ
れている。

３０は前記第１、第２のＲ　Ｏ　Ｍ　１　０、２０がら
出力される出力データＤＵ．ＤＬを加算する加算器を示
す。

第ＩのＲＯＭＩＯの出力データＤ　ｕ　ｉ．ｔ演算結果
の有効桁数をｍとしたとき、符合ビットを加えることに
よって（ｍ＋１）ビットで出力されるが、第２のＲ　Ｏ
　Ｍ　２　０では下位の有効桁数ｍ−ｋに符合ビットを
ｌ加え、かつ、桁上げビットｌを加えることによって、
ｍ−ｋ＋２ビットにする。

また、加算器３０は上記第１のＲＯＭ１０から得られる
ｍ＋１ビットの出力データＤＩ．ｌ　（Ｂｍ、Ｂ　ｍａ
１　．・・・−　Ｂｌ、Ｂｏ）と上記第２のＲ　Ｏ　Ｌ
ｉ　２０から得られる（ｍ−ｋ＋２）ビットの出力デー
タＤ　．　（Ｃ．ｋ．．　．　Ｃ．，、　−−Ｃ，、Ｃ
　Ｏ　）をそれぞれその桁に対応して加算するように構
成するが、特に下位の出力データＤＬに対応する上位の
ビット（Ｃ．ｋ．．Ｃ．，．．，．３−・−Ｃ．ｌ　に
対してはＯとなるようなブリセット端子Ｑを設けている
。

本発明は上記のような構成とされ、例えば定数Ｃが正の
ときは以下の説明にみられるような蒲算結果が各ＲＯＭ
に記憶されていることになる。

第２図は、乗数となる入力データ■が３ビット（ｎ＝３
）であり、２の補数によって表した２進データに、定数
Ｃとして１１（３）を掛けるときのＲ　Ｏ　Ｍ内のデー
タを示す。

この場合、上位の入力データＡＵのビット数を２　（ｋ
＝２）とすると、下位の入力データＡＬは１ビット（ｎ
−ｋ＝１）となり、第２図に示したように分離される。

上位の入力データＡＵがアドレス信号として入力されて
いる第１のＲＯＭＩＯには、あらかじめ入力データＡＩ
．ｌを２°−１１倍し、Ｃ×ＡＬＩ−２’−’となる演
算結果が２の補数データで格納する。

例えば（−３）を示す［１０ｌ］の場合は上位２ビット
［１０］が−２を示すから−２　Ｘ　’；ｌ　ｎ　−　
ＫＸ３＝−１２が第１のＲＯＭＩＯの出力データとなる
ように［１０１００］　＝−１２を格納しておく。

又、下位の入力データＡＬがアドレス信号とし入力され
ている第２のＲＯＭ２０には、あらかじめ、Ｃ×ＡＬと
なる演算結果を示す２の補数データが格納される。

したがって、下位１ビットが［１］のときは［１　１］
　＝３、［０］のとき［００］＝０が出力データとして
ＲＯＭ２０に記憶されている。

又、このＲ　Ｏ　Ｍ　２　０のＯＯＯのデータは、上記
したＲＯＭＩＯのデータと同一の桁で加算されるために
必要になるが、このデータは、加算器３０ではあらかじ
め下位の出力データＤＬの上位３ビットをＯとする端子
Ｑを設けることによって付加される。

その結果、加算器３０は第２図に示すような上位の出力
データＤｕと、下位の出力データＤＬの２進数を加算す
ることにより、ＡＸＣ＝Ｄとする出力データＤを得るこ
とができ、初期の目的が達成される。

この第１の発明で特徴とされる点は下位の出力データが
常に正の値となっている。したがって。

加算時に上位の出力データに対応する下位の桁には常に
［０］を出力すればよいことになる。

したがって、この実施例では第１のＲＯＭＩＯの記憶デ
ータは第３図（ａ）で示すデータが記録され、特に第２
のＲＯＭ２０には第３図（ｂ）で示すデータが格納され
ていればよいから、従来の第６図に示したちのより少な
くても６ビットの記録容量の減少とすることができる。

次に第４図は、本発明の第２の発明に対応する定数が負
の場合のＲ　Ｏ　Ｍの演算結果を示すものである。

この実施例も入力データが２の補数によって正負の値を
示す３ビット（ｎ＝３）とされているが、定数Ｃは負の
値となる例えば−３とされている場合である。

そして上位２ビット（ｋ＝２）の入力データが第ＩのＲ
ＯＭＩＯに供給され、下位１ビットが第２のＲ　Ｏ　Ｍ
　２　０に供給されている。

この実施例の場合は、第２のＲＯＭ２０の出力データが
常に正となるようにするために、上位の入力データに対
する演算結果の出力データＤｕがＤ．＝Ｃ・　（ＡＵ＋
１）２””となる値が格納され、同時に下位の入力デー
クに対する演算結果はＤ　ｔ　＝ＣＸ　（Ａ　Ｌ−２ｎ
−Ｋ）　トナルヨウｌｔＬ＞；格納されている。

例えば入力データが３［０１１］のときは、３＝４＋（
−１）となるように上位及び下位を分割する。すると、 上位の演算結果は４Ｘ−３＝−１２ 下位の演算結果は−ＩＸ−３＝＋３ となり、下位のＲＯＭには正の演算結果を示す２進数ｒ
ｏ１１Ｊを記憶すればよい。

つまり、加算出力Ｄ＝Ｄ　ｕ　＋Ｄ　ＬはＣ・Ｘ　（Ａ
Ｕ＋１）　・２”−Ｋ＋ＣＸ　（ＡＬ−２”−’）＝Ｃ
−ＡＵ・２°−ｋ＋Ｃ−２”−’＋Ｃ・ＡＬ−Ｃ　−２
”−’・Ｃ−ＡＵ２ｎ一ゝ＋Ｃ・糺　となる。

第５図（ａ）．（ｂ）上記したような分割を行ったとき
の第１のＲＯＭと、第２のＲＯＭに格納される演算結果
のデータを示したもので、下位の出力データは入力が［
１］のときは［０１１］［０コのときは［１１０］とな
る値をＲＯＭに格納し、加算器３０においてこの値の上
位にＯｏを一律に付加すればよいから、４ビットの容量
節減効果が生しる。

なお、上記２つの実施例では乗算する正負の入力データ
に対して第２のＲＯＭ２０の出力データが常に正となる
演算効果を格納するようにしたが、第２のＲＯＭ２０の
出力が常に負になるように出力データを柘納することが
できる。

但し、この場合は加算器の端子Ｑに対して負の符合を示
す［１］が付加されるようにすればよい。

又、上記実施例では入力データを上位ｋビット、下位ｎ
−ｋビットに分割し２個のＲＯＭに入力するように構成
したが、入力データを２以上のデータ数Ｎに分割し、Ｎ
個のＲＯＭの出力データを加算するようにしてもよい、
但し、この場合も最上位ビットが入力されるＲＯＭ以外
の各ＲＯＭは、符合情報を記憶させないように数理変換
をして、演算結果を格納する必要がある。

［発明の効果１ 以上説明したように、本発明の索表算乗器は、定数乗算
を行うために入力データを上位、および下位に分割して
第１のＲＯＭ、及び第２のＲ　Ｏ　Ｍに入力し、演算を
行うような乗算器において、特に、下位の入力デークに
か供給されている第２のＲＯＭに格納される演算結果が
、入力データに正、負の符合が付加されているときでち
、正、又は負のいずれか一方の値をとるように構成して
いるので、ＲＯＭ容量を少なくすることができるという
効果があり、回路構成を簡単にすることができるという
利点がある。

【図面の簡単な説明】

第Ｉ図は本発明の索表乗算器のブロック図、第２図は常
数が正の場合の演算結果の説明図、第３図（ａ）．（ｂ
）はＲＯＭに格納されているデータの説明図、第４図は
常数が負の場合の演算結果の説明図、第５図（ａ）．（
ｂ）はＲＯＭに格納されているデータの説明図、第６図
は索表乗算器の説明図である。 図中、 １０は第１のＲＯＭ、２０は第２のＲＯＭ、３０は掛算
器を示す。 １ −９ｎＱ− １３

Claims (2)

【特許請求の範囲】
1. （１）ｎビットの入力信号の上位ｋビットの入力データ
   Ａ＿Ｕと下位ｎ−ｋビットの入力データＡ＿Ｌがアドレ
   ス信号として供給され、前記入力データＡ＿ＵおよびＡ
   ＿Ｌに対してそれぞれ正の定数Ｃを乗算した出力データ
   Ｄ＿Ｕ＝Ｃ×（Ａ＿Ｕ・２＾ｎ＾−＾ｋ）を記憶してい
   る第１のＲＯＭと、出力データＤ＿Ｌ＝Ｃ×Ａ＿Ｌを記
   憶している第２のＲＯＭを備え、前記第１のＲＯＭの出
   力信号と、第２のＲＯＭの出力データを加算する加算器
   を備えていることを特徴とする索表乗器。
2. （２）ｎビットの入力信号の上位ｋビットの入力データ
   Ａ＿Ｕと下位ｎ−ｋビットのデータ入力Ａ＿Ｌがアドレ
   ス信号として供給され、前記入力データＡ＿ＵおよびＡ
   ＿Ｌに対してそれぞれ負の定数Ｃを乗算した出力データ
   Ｄ＿Ｕ＝Ｃ×｛（Ａ＿Ｕ＋１）×２＾ｎ＾−＾ｋ｝を記
   憶している第１のＲＯＭと、出力データＤ＿Ｌ＝Ｃ×（
   Ａ＿Ｌ−２＾ｎ＾−＾ｋ）記憶している第２のＲＯＭを
   備え、前記第１のＲＯＭと第２のＲＯＭの出力データを
   加算する加算器を備えていることを特徴とする索表乗算
   器。