JPH03167615A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH03167615A JPH03167615A JP1310107A JP31010789A JPH03167615A JP H03167615 A JPH03167615 A JP H03167615A JP 1310107 A JP1310107 A JP 1310107A JP 31010789 A JP31010789 A JP 31010789A JP H03167615 A JPH03167615 A JP H03167615A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- floating point
- fpu
- instruction
- point arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサに関し、特に浮動小数点
演算ユニットを内蔵したマイクロプロセッサに関する。
演算ユニットを内蔵したマイクロプロセッサに関する。
一般に、整数演算ユニットく以下ＩＵと略す〉と浮動小
数点演算ユニット（以下ＦＰＵと略す〉を内蔵するマイ
クロプロセッサは、ＩＵおよびＦＰＵに同一クロックを
供給している。以下、第６図を用いて従来例を説明する
。マイクロプロセッサ２００は、ＩＵ２０１及びＦＰＵ
２０２を内蔵している．ＩＵ２０１へはクロック入力端
子２０３に入力されたクロックがクロック供給線２０４
から供給される。また、ＦＰＵ２０２へはクロック入力
端子２０Ｂに入力されたクロックがクロック供給線２０
５から供給される。
数点演算ユニット（以下ＦＰＵと略す〉を内蔵するマイ
クロプロセッサは、ＩＵおよびＦＰＵに同一クロックを
供給している。以下、第６図を用いて従来例を説明する
。マイクロプロセッサ２００は、ＩＵ２０１及びＦＰＵ
２０２を内蔵している．ＩＵ２０１へはクロック入力端
子２０３に入力されたクロックがクロック供給線２０４
から供給される。また、ＦＰＵ２０２へはクロック入力
端子２０Ｂに入力されたクロックがクロック供給線２０
５から供給される。
ここで、ＩＵ２０１，ＦＰＵ２０２の各ユニットに供給
されるグロック２０４及び２０５は、第７図に示すよう
に常に供給されており、各ユニットの実行状態とは全く
無関係であった。
されるグロック２０４及び２０５は、第７図に示すよう
に常に供給されており、各ユニットの実行状態とは全く
無関係であった。
上述した従来例のようなマイクロプロセッサでは、第７
図に示すように、ＩＵ２０１，ＦＰＵ２０２の各ユニッ
トが実行停止期間中にもクロックが供給されていた。従
って、停止期間中においても、各ユニットのクロック入
力部等で、必要以上に電力を消費してしまうという欠点
を有していた。
図に示すように、ＩＵ２０１，ＦＰＵ２０２の各ユニッ
トが実行停止期間中にもクロックが供給されていた。従
って、停止期間中においても、各ユニットのクロック入
力部等で、必要以上に電力を消費してしまうという欠点
を有していた。
特に、最近のマイクロプロセッサにおける集積度の向上
に伴い、消費電力の増大が重要な問題となってきており
、このために生じる放熱対策のためにヒートシンクを取
り゛付けるなど、パッケージングコストが上がる原因と
なっていた。
に伴い、消費電力の増大が重要な問題となってきており
、このために生じる放熱対策のためにヒートシンクを取
り゛付けるなど、パッケージングコストが上がる原因と
なっていた。
本発明の目的は、消費電力を低減することが可能なマイ
クロプロセッサを提供することにある。
クロプロセッサを提供することにある。
本発明のマイクロプロセッサは、浮動小数点演算ユニッ
トを内蔵したマイクロプロセッサにおいて、入力した命
令を解読し少なくとも浮動小数点演算命令を検出し検出
信号を出力するデコード手段と、前記検出信号が供給さ
れた時に前記浮動小数点演算ユニットへのクロックの供
給を停止する手段とを有することを特徴とする。
トを内蔵したマイクロプロセッサにおいて、入力した命
令を解読し少なくとも浮動小数点演算命令を検出し検出
信号を出力するデコード手段と、前記検出信号が供給さ
れた時に前記浮動小数点演算ユニットへのクロックの供
給を停止する手段とを有することを特徴とする。
次に、本発明の構成並びに動作について図面を用いて説
明する。
明する。
７第１図は本発明の第１の実施例を説明するためのブロ
ック図である．第１図において、マイクロプロセッサ１
００（以下ＣＵＰと略す）は、整数演算命令と浮動小数
点演算命令の検出を行なう命令デコーダ１０１と、ＩＵ
１０３とＦＰＵ１０４へのクロツク供給を制御するクロ
ック制御部１０２と、ＩＵ１０３と、ＦＰＵ１０４と、
クロック入力端子１０５と、これから実行される命令の
種類を伝達する信号線１０６と、ＩＵ１０３へのクロッ
ク供給！１１０７及びＦＰＵ１０４へのクロック供給線
１゛０８とから構成される．第２図はクロックｍｍ部１
０２の詳細図であり、３００は論理積素子である．命令
デコーダ１０１は、解読した命令が浮動小数点円演算命
令ならば、検出信号として“１″を信号線１０６に出力
するため、クロック入力端子１０５から入力するクロッ
クはクロック供給信号線１０８に伝達され、ＦＰＵ１０
４へ入力する．一方、クロック供給信号線１０７はクロ
ック入力端子１０５と直結されており、ＩＵ１０３へ常
にクロックを入力する。
ック図である．第１図において、マイクロプロセッサ１
００（以下ＣＵＰと略す）は、整数演算命令と浮動小数
点演算命令の検出を行なう命令デコーダ１０１と、ＩＵ
１０３とＦＰＵ１０４へのクロツク供給を制御するクロ
ック制御部１０２と、ＩＵ１０３と、ＦＰＵ１０４と、
クロック入力端子１０５と、これから実行される命令の
種類を伝達する信号線１０６と、ＩＵ１０３へのクロッ
ク供給！１１０７及びＦＰＵ１０４へのクロック供給線
１゛０８とから構成される．第２図はクロックｍｍ部１
０２の詳細図であり、３００は論理積素子である．命令
デコーダ１０１は、解読した命令が浮動小数点円演算命
令ならば、検出信号として“１″を信号線１０６に出力
するため、クロック入力端子１０５から入力するクロッ
クはクロック供給信号線１０８に伝達され、ＦＰＵ１０
４へ入力する．一方、クロック供給信号線１０７はクロ
ック入力端子１０５と直結されており、ＩＵ１０３へ常
にクロックを入力する。
一方、命令デコーダ１０１は、浮動小数点演算命令以外
の時は信号線１０６に゛′０′を出力するため、クロッ
クはＦＰＵ１ ０４に入力されなくなり、ＦＰＵ１０４
の消費電力を低減することができる。
の時は信号線１０６に゛′０′を出力するため、クロッ
クはＦＰＵ１ ０４に入力されなくなり、ＦＰＵ１０４
の消費電力を低減することができる。
本実施例は、第３図のタイミングチャートに示すように
、ＦＰＵ１０４が実行中もＩＵ１０Ｂへクロツタが供給
されており、ＦＰＵ１０４とＩＵ１０３との並列動作が
可能である。
、ＦＰＵ１０４が実行中もＩＵ１０Ｂへクロツタが供給
されており、ＦＰＵ１０４とＩＵ１０３との並列動作が
可能である。
本発明の第２の実施例を第１図．第４図および第５図を
用いて説明する．第２の実施例は、基本的構戒は第１の
実施例と同じく、第１図のブロック図で表わされる．第
１の実施例と異なるのは、ＩＵ１０３とＦＰＵ１０４が
排他的に動作する点であり、１０２のクロック制御部の
動作のみが異なる． 第４図にクロック制御部１０２の詳細を示す．４００は
反転素子、４０１，４０２は論理積素子である．命令デ
コーダは、解読した命令が浮動小数点演算命令ならば、
“１１．１“を信号線１０６に出力し、クロック入力端
子１０５から入力するクロックを，クロック供給信号線
１０８へ伝達し、ＦＰＵ１ ０４へ入力するが、クロッ
ク供給信号線１０７へはクロックを伝達しないため、Ｉ
ｔＪ１０３へのクロック供給は停止し、ＩＵ１０３の消
費電力が低減される．一方、解読した命令が整数演算命
令ならば、信号線１０６は“Ｏ Ｉ１となり、クロック
入力端子１０５から入力するクロックをクロック供給信
号線１０７へ伝達し、ＩＵ１０３へ入力する゛が、クロ
ック供給信号線１０８へはクロックを伝達しないため、
ＦＰＵ１０４へのクロック供給は停止し、ＦＰＵ１０４
の消費電力が低減される． 第７図のタイミングチャートに示すようにＦＰＵ１０４
が実行中はＩＵ１０３へのクロック供給は停止しており
、ＦＰＵ１０４とＩＵ１０３との並列動作はできないが
、消費電力削減の効果は第１の実施例よりも大きい。
用いて説明する．第２の実施例は、基本的構戒は第１の
実施例と同じく、第１図のブロック図で表わされる．第
１の実施例と異なるのは、ＩＵ１０３とＦＰＵ１０４が
排他的に動作する点であり、１０２のクロック制御部の
動作のみが異なる． 第４図にクロック制御部１０２の詳細を示す．４００は
反転素子、４０１，４０２は論理積素子である．命令デ
コーダは、解読した命令が浮動小数点演算命令ならば、
“１１．１“を信号線１０６に出力し、クロック入力端
子１０５から入力するクロックを，クロック供給信号線
１０８へ伝達し、ＦＰＵ１ ０４へ入力するが、クロッ
ク供給信号線１０７へはクロックを伝達しないため、Ｉ
ｔＪ１０３へのクロック供給は停止し、ＩＵ１０３の消
費電力が低減される．一方、解読した命令が整数演算命
令ならば、信号線１０６は“Ｏ Ｉ１となり、クロック
入力端子１０５から入力するクロックをクロック供給信
号線１０７へ伝達し、ＩＵ１０３へ入力する゛が、クロ
ック供給信号線１０８へはクロックを伝達しないため、
ＦＰＵ１０４へのクロック供給は停止し、ＦＰＵ１０４
の消費電力が低減される． 第７図のタイミングチャートに示すようにＦＰＵ１０４
が実行中はＩＵ１０３へのクロック供給は停止しており
、ＦＰＵ１０４とＩＵ１０３との並列動作はできないが
、消費電力削減の効果は第１の実施例よりも大きい。
本発明は、ＦＰＵを内蔵するマイクロプロセッサにおい
て、浮動小数点演算を実行していない間、ＦＰＵへのク
ロック供給を停止することによって消費電力を低減する
効果を有する．
て、浮動小数点演算を実行していない間、ＦＰＵへのク
ロック供給を停止することによって消費電力を低減する
効果を有する．
第１図は本発明の一実施例を説明するためのブロック図
、第２図は第１図のクロック制御部の第１の例を示す回
路図、第３図は第２図の動作を示す波形図、第４図は第
１図のクロック制御部の第２の例を示す回路図、第５図
は第４図の動作を示す波形図、第６図は従来例を説明す
るためのブロック図、第７図は第６図の動作を示す波形
図である． １００，２００・・・マイクロプロセッサ、１０１・・
・命令デコーダ、１０２・・・クロック制御部、１０３
，２０１・・・整数演算ユニット（ＩＵ）、１０４，２
０２・・・浮動小数点演算ユニット（ＦＰＵ）、１０５
，２０３・・・クロック入力端子、１０６・・・命令の
種類を伝達する信号線、１０７，２０４・・ＩＵへのク
ロック供給信号線、１０８，２０５・・・ＦＰＵへのク
ロック供給信号線。
、第２図は第１図のクロック制御部の第１の例を示す回
路図、第３図は第２図の動作を示す波形図、第４図は第
１図のクロック制御部の第２の例を示す回路図、第５図
は第４図の動作を示す波形図、第６図は従来例を説明す
るためのブロック図、第７図は第６図の動作を示す波形
図である． １００，２００・・・マイクロプロセッサ、１０１・・
・命令デコーダ、１０２・・・クロック制御部、１０３
，２０１・・・整数演算ユニット（ＩＵ）、１０４，２
０２・・・浮動小数点演算ユニット（ＦＰＵ）、１０５
，２０３・・・クロック入力端子、１０６・・・命令の
種類を伝達する信号線、１０７，２０４・・ＩＵへのク
ロック供給信号線、１０８，２０５・・・ＦＰＵへのク
ロック供給信号線。
Claims (1)
- 浮動小数点演算ユニツトを内蔵したマイクロプロセッサ
において、入力した命令を解読し少なくとも浮動小数点
演算命令を検出し検出信号を出力するデコード手段と、
前記検出信号が供給された時に前記浮動小数点演算ユニ
ットへのクロックの供給を停止する手段とを有すること
を特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310107A JPH03167615A (ja) | 1989-11-28 | 1989-11-28 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310107A JPH03167615A (ja) | 1989-11-28 | 1989-11-28 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03167615A true JPH03167615A (ja) | 1991-07-19 |
Family
ID=18001268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310107A Pending JPH03167615A (ja) | 1989-11-28 | 1989-11-28 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03167615A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06332563A (ja) * | 1993-05-13 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | 電子回路の電力消費の低減回路及び方法 |
| US5634131A (en) * | 1992-11-06 | 1997-05-27 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
| US7058830B2 (en) * | 2003-03-19 | 2006-06-06 | International Business Machines Corporation | Power saving in a floating point unit using a multiplier and aligner bypass |
| JP2013546036A (ja) * | 2010-09-24 | 2013-12-26 | インテル コーポレイション | 命令のクラス及び内容に基づくプロセッサの電力管理 |
-
1989
- 1989-11-28 JP JP1310107A patent/JPH03167615A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5634131A (en) * | 1992-11-06 | 1997-05-27 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
| JPH06332563A (ja) * | 1993-05-13 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | 電子回路の電力消費の低減回路及び方法 |
| US7058830B2 (en) * | 2003-03-19 | 2006-06-06 | International Business Machines Corporation | Power saving in a floating point unit using a multiplier and aligner bypass |
| JP2013546036A (ja) * | 2010-09-24 | 2013-12-26 | インテル コーポレイション | 命令のクラス及び内容に基づくプロセッサの電力管理 |
| US9710277B2 (en) | 2010-09-24 | 2017-07-18 | Intel Corporation | Processor power management based on class and content of instructions |
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