JPH0934599A - プロセッサシステム - Google Patents
プロセッサシステムInfo
- Publication number
- JPH0934599A JPH0934599A JP7185333A JP18533395A JPH0934599A JP H0934599 A JPH0934599 A JP H0934599A JP 7185333 A JP7185333 A JP 7185333A JP 18533395 A JP18533395 A JP 18533395A JP H0934599 A JPH0934599 A JP H0934599A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- unit
- power
- decoder
- processor system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 消費電力を低減し、発熱を少なくすること。
【解決手段】 命令列をデコードするデコ−ダ６と、デ
ータについての演算を行なう命令ユニット１０と、前記
デコ−ダ６が命令列をデコードした結果が、前記命令ユ
ニット１０への命令がno-operationであるときには、前
記命令ユニット１０の電源をオフとする電源制御ユニッ
ト１１とを具備し、命令ユニット１０への命令がno-ope
rationであるときには、命令ユニット１０の電源がオフ
とされる。
ータについての演算を行なう命令ユニット１０と、前記
デコ−ダ６が命令列をデコードした結果が、前記命令ユ
ニット１０への命令がno-operationであるときには、前
記命令ユニット１０の電源をオフとする電源制御ユニッ
ト１１とを具備し、命令ユニット１０への命令がno-ope
rationであるときには、命令ユニット１０の電源がオフ
とされる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、Single Instruc
tion/Single Word方式のマイクロプロセッサ、スーパー
スカラ方式のマイクロプロセッサ、ＶＬＩＷ方式のマイ
クロプロセッサ、更には、ＣＰＵの外部に浮動小数点演
算等を行なうコプロセッサを備えるシステム等のプロセ
ッサシステムに関するものである。
tion/Single Word方式のマイクロプロセッサ、スーパー
スカラ方式のマイクロプロセッサ、ＶＬＩＷ方式のマイ
クロプロセッサ、更には、ＣＰＵの外部に浮動小数点演
算等を行なうコプロセッサを備えるシステム等のプロセ
ッサシステムに関するものである。
【０００２】
【従来の技術】従来、上記のマイクロプロセッサや、複
数のＣＰＵとコプロセッサにより構成されるシステムの
ようなプロセッサシステムにおいて、電源制御は、マイ
クロプロセッサ全体として、または、システム全体とし
て行い、電源をオンオフするようにしていた。
数のＣＰＵとコプロセッサにより構成されるシステムの
ようなプロセッサシステムにおいて、電源制御は、マイ
クロプロセッサ全体として、または、システム全体とし
て行い、電源をオンオフするようにしていた。
【０００３】
【発明が解決しようとする課題】このため、プロセッサ
システム内に演算を行なう複数のユニットが存在する場
合にあっても、プロセッサシステムが作動しているとき
には、個々のユニットが処理を行っているか否かに拘ら
ず、全ユニットに電力を供給しており、電力消費の点か
ら不経済であり、また、発熱も大きくなるという問題が
生じていた。
システム内に演算を行なう複数のユニットが存在する場
合にあっても、プロセッサシステムが作動しているとき
には、個々のユニットが処理を行っているか否かに拘ら
ず、全ユニットに電力を供給しており、電力消費の点か
ら不経済であり、また、発熱も大きくなるという問題が
生じていた。
【０００４】本発明は、このような従来のプロセッサシ
ステムが有する問題点を解決せんとしてなされたもの
で、その目的は、消費電力を低減し、発熱を少なくする
ことのできるプロセッサシステムを提供することであ
る。
ステムが有する問題点を解決せんとしてなされたもの
で、その目的は、消費電力を低減し、発熱を少なくする
ことのできるプロセッサシステムを提供することであ
る。
【０００５】
【課題を解決するための手段】本願の請求項１に記載の
プロセッサシステムは、命令列をデコードするデコ−ダ
と、データについての演算を行なう第１のユニットと、
前記デコ−ダが命令列をデコードした結果、前記第１の
ユニットへの命令がno-operationであるときには、前記
第１のユニットの電源をオフとする電源制御ユニットと
を具備することを特徴とする。これにより、第１のユニ
ットへの命令がno-operationであるときには、前記第１
のユニットの電源がオフとされて、第１のユニットに関
する部分において、消費電力の低減、発熱の低下がなさ
れる。
プロセッサシステムは、命令列をデコードするデコ−ダ
と、データについての演算を行なう第１のユニットと、
前記デコ−ダが命令列をデコードした結果、前記第１の
ユニットへの命令がno-operationであるときには、前記
第１のユニットの電源をオフとする電源制御ユニットと
を具備することを特徴とする。これにより、第１のユニ
ットへの命令がno-operationであるときには、前記第１
のユニットの電源がオフとされて、第１のユニットに関
する部分において、消費電力の低減、発熱の低下がなさ
れる。
【０００６】本願の請求項２に記載のプロセッサシステ
ムは、命令列をデコードするデコ−ダと、データについ
ての演算を行なう第１のユニットと、浮動小数点演算を
行なう浮動小数点演算ユニットと、前記デコ−ダが命令
列をデコードした結果、前記第１のユニットへの命令が
no-operationであるときには、前記第１のユニットの電
源をオフとする一方、前記浮動小数点演算ユニットへの
命令がno-operationであるときには、前記浮動小数点演
算ユニットの電源をオフとする電源制御ユニットとを具
備することを特徴とする。これにより、命令がno-opera
tionである前記第１のユニット、または、前記浮動小数
点演算ユニットの電源がオフとされ、前記第１のユニッ
ト、または、前記浮動小数点演算ユニットに関する部分
において、消費電力の低減、発熱の低下がなされる。
ムは、命令列をデコードするデコ−ダと、データについ
ての演算を行なう第１のユニットと、浮動小数点演算を
行なう浮動小数点演算ユニットと、前記デコ−ダが命令
列をデコードした結果、前記第１のユニットへの命令が
no-operationであるときには、前記第１のユニットの電
源をオフとする一方、前記浮動小数点演算ユニットへの
命令がno-operationであるときには、前記浮動小数点演
算ユニットの電源をオフとする電源制御ユニットとを具
備することを特徴とする。これにより、命令がno-opera
tionである前記第１のユニット、または、前記浮動小数
点演算ユニットの電源がオフとされ、前記第１のユニッ
ト、または、前記浮動小数点演算ユニットに関する部分
において、消費電力の低減、発熱の低下がなされる。
【０００７】本願の請求項３に記載のプロセッサシステ
ムは、命令列をデコードするデコ−ダと、データについ
ての演算を行なう複数のユニットとを有するＶＬＩＷ方
式のプロセッサシステムにおいて、前記デコ−ダが命令
列をデコードした結果、同時に実行される１命令クラス
タ内にno-operationが含まれる場合には、前記複数のユ
ニット中の該当するユニットの電源をオフとする電源制
御ユニットとを具備することを特徴とする。これによ
り、実行される１命令クラスタ内にno-operationが含ま
れる場合に、前記複数のユニット中の該当するユニット
の電源がオフとされ、当該部分において、消費電力の低
減、発熱の低下がなされる。
ムは、命令列をデコードするデコ−ダと、データについ
ての演算を行なう複数のユニットとを有するＶＬＩＷ方
式のプロセッサシステムにおいて、前記デコ−ダが命令
列をデコードした結果、同時に実行される１命令クラス
タ内にno-operationが含まれる場合には、前記複数のユ
ニット中の該当するユニットの電源をオフとする電源制
御ユニットとを具備することを特徴とする。これによ
り、実行される１命令クラスタ内にno-operationが含ま
れる場合に、前記複数のユニット中の該当するユニット
の電源がオフとされ、当該部分において、消費電力の低
減、発熱の低下がなされる。
【０００８】本願の請求項４に記載のプロセッサシステ
ムでは、電源制御ユニットが、no-operationにより電源
をオフとした場合に、次にno-operation以外の命令が現
れるまで、電源オフを継続することを特徴とする。これ
により、作動しないユニット部分が適切に電源オフさ
れ、消費電力の低減、発熱の低下がなされる。
ムでは、電源制御ユニットが、no-operationにより電源
をオフとした場合に、次にno-operation以外の命令が現
れるまで、電源オフを継続することを特徴とする。これ
により、作動しないユニット部分が適切に電源オフさ
れ、消費電力の低減、発熱の低下がなされる。
【０００９】本願の請求項５に記載のプロセッサシステ
ムでは、プロセッサシステムがマイクロプロセッサによ
り構成されることを特徴とする。これにより、マイクロ
プロセッサにおける作動しないユニット部分が電源オフ
され、消費電力の低減、発熱の低下がなされる。
ムでは、プロセッサシステムがマイクロプロセッサによ
り構成されることを特徴とする。これにより、マイクロ
プロセッサにおける作動しないユニット部分が電源オフ
され、消費電力の低減、発熱の低下がなされる。
【００１０】本願の請求項６に記載のプロセッサシステ
ムは、命令列をデコードするデコ−ダと、データについ
ての演算を行なう第１のユニットと、この第１のユニッ
トとは別に設けられ、演算を行なう第２のユニットと、
前記デコ−ダが命令列をデコードした結果、前記第１の
ユニットへの命令であるときには、前記第２のユニット
の電源をオフとする電源制御ユニットとを具備すること
を特徴とする。これによって、第２のユニットが演算を
行なわない場合、この第２のユニットの電源がオフさ
れ、消費電力の低減、発熱の低下がなされる。
ムは、命令列をデコードするデコ−ダと、データについ
ての演算を行なう第１のユニットと、この第１のユニッ
トとは別に設けられ、演算を行なう第２のユニットと、
前記デコ−ダが命令列をデコードした結果、前記第１の
ユニットへの命令であるときには、前記第２のユニット
の電源をオフとする電源制御ユニットとを具備すること
を特徴とする。これによって、第２のユニットが演算を
行なわない場合、この第２のユニットの電源がオフさ
れ、消費電力の低減、発熱の低下がなされる。
【００１１】本願の請求項７に記載のプロセッサシステ
ムでは、第１のユニットが、ＣＰＵにより構成され、第
２のユニットが、コプロセッサであることを特徴とす
る。これによって、ＣＰＵとコプロセッサとにより構成
されるプロセッサシステムにおける作動しない場合のコ
プロセッサが電源オフされ、このコプロセッサの分の消
費電力の低減、発熱の低下がなされる。
ムでは、第１のユニットが、ＣＰＵにより構成され、第
２のユニットが、コプロセッサであることを特徴とす
る。これによって、ＣＰＵとコプロセッサとにより構成
されるプロセッサシステムにおける作動しない場合のコ
プロセッサが電源オフされ、このコプロセッサの分の消
費電力の低減、発熱の低下がなされる。
【００１２】本願の請求項８に記載のプロセッサシステ
ムは、電源制御ユニットは、電源をオフとした場合に、
次に第２のユニットに対する命令が現れるまで、電源オ
フを継続することを特徴とする。これにより、作動しな
い第２ユニット部分が適切に電源オフされ、消費電力の
低減、発熱の低下がなされる。
ムは、電源制御ユニットは、電源をオフとした場合に、
次に第２のユニットに対する命令が現れるまで、電源オ
フを継続することを特徴とする。これにより、作動しな
い第２ユニット部分が適切に電源オフされ、消費電力の
低減、発熱の低下がなされる。
【００１３】
【発明の実施の形態】以下添付図面を参照して、本発明
に係るプロセッサシステムの実施の形態を説明する。図
１には、第１番目の実施の形態に係るプロセッサシステ
ムが示されている。ここでは、プロセッサシステムはSi
ngle Instruction/Single Word方式を採用したマイクロ
プロセッサ１００により構成されている。マイクロプロ
セッサ１００はＣＰＵローカルバス（local bus ）１０
１を介してメインメモリ１に接続されている。マイクロ
プロセッサ１００には、ＣＰＵローカルバス１０１に接
続されているバスインタフェース２が設けられている。
メインメモリ１に記憶されているデータや命令列は読み
出されて、このバスインタフェース２を介して分岐さ
れ、命令とデータの内の命令は命令キャッシュ３に転送
され、一方、データはデータキャッシュ４へ転送され
る。データキャッシュ４内のデータ（演算結果のデータ
等）は上記と逆の経路でメインメモリ１に転送され得る
ように構成されている。
に係るプロセッサシステムの実施の形態を説明する。図
１には、第１番目の実施の形態に係るプロセッサシステ
ムが示されている。ここでは、プロセッサシステムはSi
ngle Instruction/Single Word方式を採用したマイクロ
プロセッサ１００により構成されている。マイクロプロ
セッサ１００はＣＰＵローカルバス（local bus ）１０
１を介してメインメモリ１に接続されている。マイクロ
プロセッサ１００には、ＣＰＵローカルバス１０１に接
続されているバスインタフェース２が設けられている。
メインメモリ１に記憶されているデータや命令列は読み
出されて、このバスインタフェース２を介して分岐さ
れ、命令とデータの内の命令は命令キャッシュ３に転送
され、一方、データはデータキャッシュ４へ転送され
る。データキャッシュ４内のデータ（演算結果のデータ
等）は上記と逆の経路でメインメモリ１に転送され得る
ように構成されている。
【００１４】命令キャッシュ３に蓄積された命令列は読
み出されてバッファ５にバッファリングされ、１命令列
ずつデコ−ダ６に投入される。デコ−ダ６は命令列をデ
コードし、分岐命令であれば当該命令を分岐ユニット８
へ送出し、分岐命令以外であるときにはその命令をレジ
スタウインドウ７へ送出する。また、デコ−ダ６は命令
がｎｏｐ（no-operation）であるときには、電源制御ユ
ニット１１へ電源オフの指示を与え、次に、ｎｏｐ以外
の命令が現れると電源オンの指示を与える。分岐ユニッ
ト８は与えられた分岐命令に基づき命令キャッシュ３を
アクセスし、対応の命令が読み出されるように制御を行
なう。
み出されてバッファ５にバッファリングされ、１命令列
ずつデコ−ダ６に投入される。デコ−ダ６は命令列をデ
コードし、分岐命令であれば当該命令を分岐ユニット８
へ送出し、分岐命令以外であるときにはその命令をレジ
スタウインドウ７へ送出する。また、デコ−ダ６は命令
がｎｏｐ（no-operation）であるときには、電源制御ユ
ニット１１へ電源オフの指示を与え、次に、ｎｏｐ以外
の命令が現れると電源オンの指示を与える。分岐ユニッ
ト８は与えられた分岐命令に基づき命令キャッシュ３を
アクセスし、対応の命令が読み出されるように制御を行
なう。
【００１５】レジスタウインドウ７は、複数バンクのレ
ジスタを環状バッファに構成したレジスタの集合体であ
り、データキャッシュ４に蓄積されているデータおよび
デコ−ダ６から送出された命令が記憶される。命令ユニ
ット（第１のユニット）１０はデータに対する演算を行
なうものであり、レジスタウインドウ７からバッファ９
を介してデータおよび命令を取り込み、取り込んだデー
タを命令に基づき演算して演算結果バッファ１２を介し
てレジスタウインドウ７へ書き込む。レジスタウインド
ウ７に書き込まれた演算結果は、データキャッシュ４へ
読み出すことも可能である。更に、電源制御ユニット１
１は、電源オフの指示が与えられているときには、命令
ユニット１０の電源をオフとし、電源オンの指示が与え
られるまで電源オフの状態を保持する。
ジスタを環状バッファに構成したレジスタの集合体であ
り、データキャッシュ４に蓄積されているデータおよび
デコ−ダ６から送出された命令が記憶される。命令ユニ
ット（第１のユニット）１０はデータに対する演算を行
なうものであり、レジスタウインドウ７からバッファ９
を介してデータおよび命令を取り込み、取り込んだデー
タを命令に基づき演算して演算結果バッファ１２を介し
てレジスタウインドウ７へ書き込む。レジスタウインド
ウ７に書き込まれた演算結果は、データキャッシュ４へ
読み出すことも可能である。更に、電源制御ユニット１
１は、電源オフの指示が与えられているときには、命令
ユニット１０の電源をオフとし、電源オンの指示が与え
られるまで電源オフの状態を保持する。
【００１６】以上のように構成されたマイクロコンピュ
ータにおいては、メインメモリ１に記憶されている命令
およびデータが読み出されてＣＰＵローカルバス１０１
を介してバスインタフェース２へ読み出され、ここで分
岐されて命令は命令キャッシュ３へ、データはデータキ
ャッシュ４へ送出される。命令はバッファ５を介してデ
コ−ダ６に読み出され、命令がｎｏｐでない限りにおい
ては、レジスタウインドウ７へ送出され、命令に対応す
る演算処理がデータキャッシュ４から取り出した該当デ
ータについてレジスタウインドウ７、バッファ９を介し
て命令ユニット１０において行なわれ、演算結果は演算
結果レジスタ１２を介してレジスタウインドウ７へ戻さ
れる。このような処理において、命令がジャンプ命令等
の分岐命令であるときには、分岐ユニット８による制御
により命令レジスタ３から対応する命令が読み出されて
処理が続けられる。
ータにおいては、メインメモリ１に記憶されている命令
およびデータが読み出されてＣＰＵローカルバス１０１
を介してバスインタフェース２へ読み出され、ここで分
岐されて命令は命令キャッシュ３へ、データはデータキ
ャッシュ４へ送出される。命令はバッファ５を介してデ
コ−ダ６に読み出され、命令がｎｏｐでない限りにおい
ては、レジスタウインドウ７へ送出され、命令に対応す
る演算処理がデータキャッシュ４から取り出した該当デ
ータについてレジスタウインドウ７、バッファ９を介し
て命令ユニット１０において行なわれ、演算結果は演算
結果レジスタ１２を介してレジスタウインドウ７へ戻さ
れる。このような処理において、命令がジャンプ命令等
の分岐命令であるときには、分岐ユニット８による制御
により命令レジスタ３から対応する命令が読み出されて
処理が続けられる。
【００１７】一方、デコーダ６によるデコードの結果
が、ｎｏｐであるときには、デコ−ダ６から電源制御ユ
ニット１１に対し、電源オフの指示が送出され、電源制
御ユニット１１は命令ユニット１０の電源をオフとし、
その後デコ−ダ６から電源オンの指示があるまでこれを
継続する。電源オンの指示は、デコ−ダ６がｎｏｐ以外
の命令をデコードしたときに送出される。従って、図２
に示されるように命令列が命令キャッシュ３（または、
バッファ５）に並ぶときには、命令列が図２の上側から
デコードされるものとすれば、ｎｏｐをデコードしたと
きに命令ユニット１０の電源がオフされ、次の命令ｃの
デコードにより命令ユニット１０の電源がオンとされ
る。なお、命令ｄの次のジャンプ命令（ｊｍｐ）のデコ
ードによって、当該ジャンプ命令（ｊｍｐ）は分岐ユニ
ット８へ送出され、分岐ユニット８による制御により命
令レジスタ３から対応する命令が読み出されて処理が続
けられることになる。
が、ｎｏｐであるときには、デコ−ダ６から電源制御ユ
ニット１１に対し、電源オフの指示が送出され、電源制
御ユニット１１は命令ユニット１０の電源をオフとし、
その後デコ−ダ６から電源オンの指示があるまでこれを
継続する。電源オンの指示は、デコ−ダ６がｎｏｐ以外
の命令をデコードしたときに送出される。従って、図２
に示されるように命令列が命令キャッシュ３（または、
バッファ５）に並ぶときには、命令列が図２の上側から
デコードされるものとすれば、ｎｏｐをデコードしたと
きに命令ユニット１０の電源がオフされ、次の命令ｃの
デコードにより命令ユニット１０の電源がオンとされ
る。なお、命令ｄの次のジャンプ命令（ｊｍｐ）のデコ
ードによって、当該ジャンプ命令（ｊｍｐ）は分岐ユニ
ット８へ送出され、分岐ユニット８による制御により命
令レジスタ３から対応する命令が読み出されて処理が続
けられることになる。
【００１８】以上の通りに動作するため、命令ユニット
１０が演算を実行することのないｎｏｐがデコードされ
たときには、命令ユニット１０の電源がオフとされ、消
費電力の低減と発熱の低下とが図られることになる。そ
して、本実施例では、バッファ５、９を介することによ
り、ｎｏｐをデコードして電源オフとするときに命令ユ
ニット１０がその前の命令による演算を終了しているこ
とを保証し、また、電源オフのときに、ｎｏｐ以外の命
令をデコードして電源オフから電源オンへ切り換えを行
なう前に更に次の命令がデコードされて当該命令の実行
が飛ばされぬように、保証を行なっている。
１０が演算を実行することのないｎｏｐがデコードされ
たときには、命令ユニット１０の電源がオフとされ、消
費電力の低減と発熱の低下とが図られることになる。そ
して、本実施例では、バッファ５、９を介することによ
り、ｎｏｐをデコードして電源オフとするときに命令ユ
ニット１０がその前の命令による演算を終了しているこ
とを保証し、また、電源オフのときに、ｎｏｐ以外の命
令をデコードして電源オフから電源オンへ切り換えを行
なう前に更に次の命令がデコードされて当該命令の実行
が飛ばされぬように、保証を行なっている。
【００１９】図４には、第２番目の実施の形態に係るプ
ロセッサシステムであるスーパスカラ方式のマイクロプ
ロセッサが示されている。本例では、命令ユニット（第
１のユニット）１０と同時に動作可能な浮動小数点演算
ユニット（ＦＰＵ）１４が備えられており、命令ユニッ
ト１０による演算処理と浮動小数点演算ユニット１４に
よる浮動小数点演算処理とが行なわれる。浮動小数点演
算ユニット１４は、レジスタウインドウ７からバッファ
１３を介してデータおよび命令を取り込み、取り込んだ
データについて命令に基づき浮動小数点演算を行なって
演算結果バッファ１５を介してレジスタウインドウ７へ
書き込む。デコ−ダ６Ａは、バッファ５を介して命令バ
ッファ３から取り込んだ命令列をデコードし、ハードウ
ェアによる命令列のスケジューリングを行なう。このデ
コード６Ａにより、分岐命令であるこことを検出する
と、分岐ユニット８へ命令が送られ、その他の場合に
は、レジスタウインドウ７へスケジューリングされた命
令列が送出される。また、当該命令列の命令ユニット１
０に対する命令がｎｏｐであるか、浮動小数点演算ユニ
ット１４に対する命令がｎｏｐであるかに応じて、命令
ユニット１０、浮動小数点演算ユニット１４の一方また
は両方に対する電源オフの指示を電源制御ユニット１１
Ａに対して送出する。
ロセッサシステムであるスーパスカラ方式のマイクロプ
ロセッサが示されている。本例では、命令ユニット（第
１のユニット）１０と同時に動作可能な浮動小数点演算
ユニット（ＦＰＵ）１４が備えられており、命令ユニッ
ト１０による演算処理と浮動小数点演算ユニット１４に
よる浮動小数点演算処理とが行なわれる。浮動小数点演
算ユニット１４は、レジスタウインドウ７からバッファ
１３を介してデータおよび命令を取り込み、取り込んだ
データについて命令に基づき浮動小数点演算を行なって
演算結果バッファ１５を介してレジスタウインドウ７へ
書き込む。デコ−ダ６Ａは、バッファ５を介して命令バ
ッファ３から取り込んだ命令列をデコードし、ハードウ
ェアによる命令列のスケジューリングを行なう。このデ
コード６Ａにより、分岐命令であるこことを検出する
と、分岐ユニット８へ命令が送られ、その他の場合に
は、レジスタウインドウ７へスケジューリングされた命
令列が送出される。また、当該命令列の命令ユニット１
０に対する命令がｎｏｐであるか、浮動小数点演算ユニ
ット１４に対する命令がｎｏｐであるかに応じて、命令
ユニット１０、浮動小数点演算ユニット１４の一方また
は両方に対する電源オフの指示を電源制御ユニット１１
Ａに対して送出する。
【００２０】電源制御ユニット１１Ａは、デコ−ダ６Ａ
から送出された指示が、命令ユニット１０に対する電源
オフの指示であれば、命令ユニット１０の電源をオフと
し、浮動小数点演算ユニット１４に対する電源オフの指
示であれば、浮動小数点演算ユニット１４の電源をオフ
とし、命令ユニット１０および浮動小数点演算ユニット
１４に対する電源オフの指示であれば、命令ユニット１
０および浮動小数点演算ユニット１４の電源をオフとす
る。また、電源オフは、デコ−ダ６Ａから当該ユニット
に対する電源オンの指示が与えられるまで継続される。
から送出された指示が、命令ユニット１０に対する電源
オフの指示であれば、命令ユニット１０の電源をオフと
し、浮動小数点演算ユニット１４に対する電源オフの指
示であれば、浮動小数点演算ユニット１４の電源をオフ
とし、命令ユニット１０および浮動小数点演算ユニット
１４に対する電源オフの指示であれば、命令ユニット１
０および浮動小数点演算ユニット１４の電源をオフとす
る。また、電源オフは、デコ−ダ６Ａから当該ユニット
に対する電源オンの指示が与えられるまで継続される。
【００２１】以上のように構成されたスーパスカラ方式
のマイクロプロセッサにおいては、メインメモリ１に記
憶されている命令およびデータが読み出されてＣＰＵロ
ーカルバス１０１を介してバスインタフェース２へ読み
出され、ここで分岐されて命令は命令キャッシュ３へ、
データはデータキャッシュ４へ送出される。命令はバッ
ファ５を介してデコ−ダ６Ａに読み出され、ここにおい
てデコード、ハードウェアによる命令列のスケジュール
リングがなされる。デコードにより分岐命令が検出され
ると、分岐ユニット８へ命令が送られ分岐ユニット８に
よる命令キャッシュ３からの命令の読出しが行なわれ、
分岐命令でないときには、レジスタウインドウ７へスケ
ジューリングされた命令列が送出される。レジスタウイ
ンドウ７の命令およびデータは、該当する命令ユニット
１０および浮動小数点演算ユニット１４に読み出され、
対応する演算および浮動小数点演算がなされる。一方、
デコードの結果、当該命令が命令ユニット１０のみに対
する命令がｎｏｐである場合には、命令ユニット１０の
電源をオフとし、浮動小数点演算ユニット１４のみに対
する命令がｎｏｐである場合には、浮動小数点演算ユニ
ット１４の電源をオフとする指示を送出し、命令ユニッ
ト１０および浮動小数点演算ユニット１４両方に対する
命令がｎｏｐである場合には、命令ユニット１０および
浮動小数点演算ユニット１４の電源をオフとする指示を
送出し、また、命令ユニット１０、浮動小数点演算ユニ
ット１４が電源オフの場合に、ｎｏｐでない命令が到来
した場合には、命令ユニット１０、浮動小数点演算ユニ
ット１４の電源をオンとする指示を送出する。電源制御
ユニット１１Ａは、これに応じて、命令ユニット１０の
電源および、浮動小数点演算ユニット１４の電源の、オ
ンオフを制御する。従って、図３に示されるようにスケ
ジューリングされた命令列が並ぶときには、命令列が図
３の上側からデコードされるものとすれば、命令ユニッ
ト１０においては、命令ｂの次のｎｏｐをデコードした
ときに命令ユニット１０の電源がオフされ、命令ｃのデ
コードにより命令ユニット１０の電源がオンとされる。
また、浮動小数点演算ユニット１４においては、最初に
ｎｏｐが検出されるため電源がオフされ、次の浮動小数
点命令Ａのデコードにより電源がオンとされ、浮動小数
点命令Ｂの次のｎｏｐのデコードにより電源が再びオフ
とされ、浮動小数点命令Ｃのデコードにより浮動小数点
演算ユニット１４の電源がオンとされる。
のマイクロプロセッサにおいては、メインメモリ１に記
憶されている命令およびデータが読み出されてＣＰＵロ
ーカルバス１０１を介してバスインタフェース２へ読み
出され、ここで分岐されて命令は命令キャッシュ３へ、
データはデータキャッシュ４へ送出される。命令はバッ
ファ５を介してデコ−ダ６Ａに読み出され、ここにおい
てデコード、ハードウェアによる命令列のスケジュール
リングがなされる。デコードにより分岐命令が検出され
ると、分岐ユニット８へ命令が送られ分岐ユニット８に
よる命令キャッシュ３からの命令の読出しが行なわれ、
分岐命令でないときには、レジスタウインドウ７へスケ
ジューリングされた命令列が送出される。レジスタウイ
ンドウ７の命令およびデータは、該当する命令ユニット
１０および浮動小数点演算ユニット１４に読み出され、
対応する演算および浮動小数点演算がなされる。一方、
デコードの結果、当該命令が命令ユニット１０のみに対
する命令がｎｏｐである場合には、命令ユニット１０の
電源をオフとし、浮動小数点演算ユニット１４のみに対
する命令がｎｏｐである場合には、浮動小数点演算ユニ
ット１４の電源をオフとする指示を送出し、命令ユニッ
ト１０および浮動小数点演算ユニット１４両方に対する
命令がｎｏｐである場合には、命令ユニット１０および
浮動小数点演算ユニット１４の電源をオフとする指示を
送出し、また、命令ユニット１０、浮動小数点演算ユニ
ット１４が電源オフの場合に、ｎｏｐでない命令が到来
した場合には、命令ユニット１０、浮動小数点演算ユニ
ット１４の電源をオンとする指示を送出する。電源制御
ユニット１１Ａは、これに応じて、命令ユニット１０の
電源および、浮動小数点演算ユニット１４の電源の、オ
ンオフを制御する。従って、図３に示されるようにスケ
ジューリングされた命令列が並ぶときには、命令列が図
３の上側からデコードされるものとすれば、命令ユニッ
ト１０においては、命令ｂの次のｎｏｐをデコードした
ときに命令ユニット１０の電源がオフされ、命令ｃのデ
コードにより命令ユニット１０の電源がオンとされる。
また、浮動小数点演算ユニット１４においては、最初に
ｎｏｐが検出されるため電源がオフされ、次の浮動小数
点命令Ａのデコードにより電源がオンとされ、浮動小数
点命令Ｂの次のｎｏｐのデコードにより電源が再びオフ
とされ、浮動小数点命令Ｃのデコードにより浮動小数点
演算ユニット１４の電源がオンとされる。
【００２２】以上の通りに動作するため、命令ユニット
１０、浮動小数点演算ユニット１４のいずれか一方、更
に命令ユニット１０および浮動小数点演算ユニット１４
の両方が、演算を実行することのないｎｏｐがデコード
されたときには、該当ユニットの電源がオフとされ、消
費電力の低減と発熱の低下とが図られることになる。本
実施例では、バッファ５、９、１３を介することによ
り、電源オンオフに関わりなく、命令の適切な実行が保
証される。
１０、浮動小数点演算ユニット１４のいずれか一方、更
に命令ユニット１０および浮動小数点演算ユニット１４
の両方が、演算を実行することのないｎｏｐがデコード
されたときには、該当ユニットの電源がオフとされ、消
費電力の低減と発熱の低下とが図られることになる。本
実施例では、バッファ５、９、１３を介することによ
り、電源オンオフに関わりなく、命令の適切な実行が保
証される。
【００２３】図５には、第３番目の実施の形態に係るプ
ロセッサシステムである２命令を同時実行可能なＶＬＩ
Ｗ方式のマイクロプロセッサが示されている。本例にお
いては、メインメモリ１Ａ内に、コンパイラにより予め
スケジューリングされた命令列とデータとが保存されて
いる。また、マイクロプロセッサ１２０には、命令ユニ
ット（第１のユニット）１０以外に、演算処理を行なう
命令ユニット（第２のユニット）１７が備えられてお
り、命令ユニット１０、１７により２命令を同時に実行
可能に構成されている。命令ユニット１７はレジスタウ
インドウ７からバッファ１６を介してデータおよび命令
を取り込み、取り込んだデータを命令に基づき演算して
演算結果バッファ１８を介してレジスタウインドウ７へ
書き込む。デコ−ダ６Ｂは、バッファ５を介して命令バ
ッファ３から取り込んだ命令クラスタ列をデコードす
る。このデコードにより分岐命令であるとことを検出す
ると、分岐ユニット８へ命令が送られ、その他の場合に
は、レジスタウインドウ７へ命令が送出される。デコ−
ダ６Ｂは、命令クラスタをデコードした結果、命令ユニ
ット１０に対する命令がｎｏｐであるか、命令ユニット
１７に対する命令がｎｏｐであるかに応じて、命令ユニ
ット１０、１７の一方または両方に対する電源オフの指
示を電源制御ユニット１１Ａに対して送出する。
ロセッサシステムである２命令を同時実行可能なＶＬＩ
Ｗ方式のマイクロプロセッサが示されている。本例にお
いては、メインメモリ１Ａ内に、コンパイラにより予め
スケジューリングされた命令列とデータとが保存されて
いる。また、マイクロプロセッサ１２０には、命令ユニ
ット（第１のユニット）１０以外に、演算処理を行なう
命令ユニット（第２のユニット）１７が備えられてお
り、命令ユニット１０、１７により２命令を同時に実行
可能に構成されている。命令ユニット１７はレジスタウ
インドウ７からバッファ１６を介してデータおよび命令
を取り込み、取り込んだデータを命令に基づき演算して
演算結果バッファ１８を介してレジスタウインドウ７へ
書き込む。デコ−ダ６Ｂは、バッファ５を介して命令バ
ッファ３から取り込んだ命令クラスタ列をデコードす
る。このデコードにより分岐命令であるとことを検出す
ると、分岐ユニット８へ命令が送られ、その他の場合に
は、レジスタウインドウ７へ命令が送出される。デコ−
ダ６Ｂは、命令クラスタをデコードした結果、命令ユニ
ット１０に対する命令がｎｏｐであるか、命令ユニット
１７に対する命令がｎｏｐであるかに応じて、命令ユニ
ット１０、１７の一方または両方に対する電源オフの指
示を電源制御ユニット１１Ａに対して送出する。
【００２４】電源制御ユニット１１Ａは、デコ−ダ６Ｂ
から送出された指示が、命令ユニット１０に対する電源
オフの指示であれば、命令ユニット１０の電源をオフと
し、命令ユニット１７に対する電源オフの指示であれ
ば、命令ユニット１７の電源をオフとし、命令ユニット
１０および命令ユニット１７に対する電源オフの指示で
あれば、命令ユニット１０および命令ユニット１７の電
源をオフとする。また、電源オフは、デコ−ダ６Ｂから
当該ユニットに対する電源オンの指示が与えられるまで
継続される。
から送出された指示が、命令ユニット１０に対する電源
オフの指示であれば、命令ユニット１０の電源をオフと
し、命令ユニット１７に対する電源オフの指示であれ
ば、命令ユニット１７の電源をオフとし、命令ユニット
１０および命令ユニット１７に対する電源オフの指示で
あれば、命令ユニット１０および命令ユニット１７の電
源をオフとする。また、電源オフは、デコ−ダ６Ｂから
当該ユニットに対する電源オンの指示が与えられるまで
継続される。
【００２５】以上のように構成されたＶＬＩＷ方式のマ
イクロプロセッサ１２０においては、メインメモリ１に
記憶されている命令クラスタおよびデータが読み出され
てＣＰＵローカルバス１０１を介してバスインタフェー
ス２へ読み出され、ここで分岐されて命令クラスタは命
令キャッシュ３へ、データはデータキャッシュ４へ送出
される。命令クラスタはバッファ５を介してデコ−ダ６
Ｂに読み出され、ここにおいてデコードされる。デコー
ドにより分岐命令が検出されると、分岐ユニット８へ命
令が送られ分岐ユニット８による命令キャッシュ３から
の命令の読出しが行なわれ、分岐命令でないときには、
レジスタウインドウ７へ命令クラスタが送出される。レ
ジスタウインドウ７の命令およびデータは、該当する命
令ユニット１０および命令ユニット１７に読み出され、
それぞれにおいて演算がなされる。一方、デコードの結
果、命令ユニット１０のみに対する命令がｎｏｐである
場合には、命令ユニット１０の電源をオフとし、命令ユ
ニット１７の電源をオンとする指示を送出し、命令ユニ
ット１７のみに対する命令がｎｏｐである場合には、命
令ユニット１０の電源をオンとし、命令ユニット１７の
電源をオフとする指示を送出し、命令ユニット１０およ
び命令ユニット１４両方に対する命令がｎｏｐである場
合には、命令ユニット１０および命令ユニット１７の電
源をオフとする指示を送出し、また、命令ユニット１
０、命令ユニット１７が電源オフの場合に、到来した命
令ユニット１０、命令ユニット１７に対する命令がｎｏ
ｐでない場合には、命令ユニット１０、命令ユニット１
７の電源をオンとする指示を送出する。電源制御ユニッ
ト１１Ａは、これに応じて、命令ユニット１０、１７の
電源の、オンオフを制御する。従って、図７に示される
ようにコンパイラによりスケジューリングされた命令ク
ラスタが並ぶときには、命令列が図７の上側からデコー
ドされるものとすれば、命令ユニット１０においては、
命令ｂの次のｎｏｐをデコードしたときに命令ユニット
１０の電源がオフされ、命令ｃのデコードにより命令ユ
ニット１０の電源がオンとされる。また、命令ユニット
１７においては、命令Ａの次にｎｏｐが検出されるため
電源がオフされ、２つ次の命令Ｂのデコードにより電源
が再びオンとされる。
イクロプロセッサ１２０においては、メインメモリ１に
記憶されている命令クラスタおよびデータが読み出され
てＣＰＵローカルバス１０１を介してバスインタフェー
ス２へ読み出され、ここで分岐されて命令クラスタは命
令キャッシュ３へ、データはデータキャッシュ４へ送出
される。命令クラスタはバッファ５を介してデコ−ダ６
Ｂに読み出され、ここにおいてデコードされる。デコー
ドにより分岐命令が検出されると、分岐ユニット８へ命
令が送られ分岐ユニット８による命令キャッシュ３から
の命令の読出しが行なわれ、分岐命令でないときには、
レジスタウインドウ７へ命令クラスタが送出される。レ
ジスタウインドウ７の命令およびデータは、該当する命
令ユニット１０および命令ユニット１７に読み出され、
それぞれにおいて演算がなされる。一方、デコードの結
果、命令ユニット１０のみに対する命令がｎｏｐである
場合には、命令ユニット１０の電源をオフとし、命令ユ
ニット１７の電源をオンとする指示を送出し、命令ユニ
ット１７のみに対する命令がｎｏｐである場合には、命
令ユニット１０の電源をオンとし、命令ユニット１７の
電源をオフとする指示を送出し、命令ユニット１０およ
び命令ユニット１４両方に対する命令がｎｏｐである場
合には、命令ユニット１０および命令ユニット１７の電
源をオフとする指示を送出し、また、命令ユニット１
０、命令ユニット１７が電源オフの場合に、到来した命
令ユニット１０、命令ユニット１７に対する命令がｎｏ
ｐでない場合には、命令ユニット１０、命令ユニット１
７の電源をオンとする指示を送出する。電源制御ユニッ
ト１１Ａは、これに応じて、命令ユニット１０、１７の
電源の、オンオフを制御する。従って、図７に示される
ようにコンパイラによりスケジューリングされた命令ク
ラスタが並ぶときには、命令列が図７の上側からデコー
ドされるものとすれば、命令ユニット１０においては、
命令ｂの次のｎｏｐをデコードしたときに命令ユニット
１０の電源がオフされ、命令ｃのデコードにより命令ユ
ニット１０の電源がオンとされる。また、命令ユニット
１７においては、命令Ａの次にｎｏｐが検出されるため
電源がオフされ、２つ次の命令Ｂのデコードにより電源
が再びオンとされる。
【００２６】以上の通りに動作するため、命令ユニット
１０または、命令ユニット１７、更に命令ユニット１０
および命令ユニット１７が、演算を実行することのない
ｎｏｐがデコードされたときには、該当ユニットの電源
がオフとされ、消費電力の低減と発熱の低下とが図られ
ることになる。本実施例では、バッファ５、９、１６を
介することにより、電源オンオフに関わりなく、命令の
適切な実行が保証される。
１０または、命令ユニット１７、更に命令ユニット１０
および命令ユニット１７が、演算を実行することのない
ｎｏｐがデコードされたときには、該当ユニットの電源
がオフとされ、消費電力の低減と発熱の低下とが図られ
ることになる。本実施例では、バッファ５、９、１６を
介することにより、電源オンオフに関わりなく、命令の
適切な実行が保証される。
【００２７】図６には、第４番目の実施の形態に係るプ
ロセッサシステムであるＣＰＵとコプロセッサによる構
成のシステムが示されている。アドレスバス、データバ
ス、コントロールバスの集合体であるＣＰＵローカルバ
ス１０１には、命令およびデータが記憶されたメインメ
モリ１とＣＰＵ２０が接続されている。ＣＰＵ２０に
は、電源制御ユニット３０を介してコプロセッサ、例え
ばＦＰＵ（浮動小数点演算ユニット）４０が接続されて
いる。ＣＰＵ２０は、メインメモリ１から命令とデータ
とを読み出し、命令を内部のデコ−ダでデコードし、Ｃ
ＰＵ２０により処理する内容であればＣＰＵ２０で実行
し、浮動小数点演算であれば制御信号fpu-contをアクテ
ィブとして送出する。この制御信号fpu-contは、電源制
御ユニット３０を介してＦＰＵ４０へ与えられる。ま
た、ＦＰＵ４０には、電源制御ユニット３０から電源＋
Ｖccが与えられる。電源制御ユニット３０には、電源＋
Ｖccのオンオフを行なうための、例えば、スイッチが設
けられており、上記制御信号fpu-contを監視して、それ
がアクティブか否かに基づきこのスイッチを制御して電
源のオンオフを制御する。一方、ＦＰＵ４０は、制御信
号fpu-contがアクティブであるときにＣＰＵローカルバ
ス１０１のデータバスからデータを取り込み、浮動小数
点演算を行なう。
ロセッサシステムであるＣＰＵとコプロセッサによる構
成のシステムが示されている。アドレスバス、データバ
ス、コントロールバスの集合体であるＣＰＵローカルバ
ス１０１には、命令およびデータが記憶されたメインメ
モリ１とＣＰＵ２０が接続されている。ＣＰＵ２０に
は、電源制御ユニット３０を介してコプロセッサ、例え
ばＦＰＵ（浮動小数点演算ユニット）４０が接続されて
いる。ＣＰＵ２０は、メインメモリ１から命令とデータ
とを読み出し、命令を内部のデコ−ダでデコードし、Ｃ
ＰＵ２０により処理する内容であればＣＰＵ２０で実行
し、浮動小数点演算であれば制御信号fpu-contをアクテ
ィブとして送出する。この制御信号fpu-contは、電源制
御ユニット３０を介してＦＰＵ４０へ与えられる。ま
た、ＦＰＵ４０には、電源制御ユニット３０から電源＋
Ｖccが与えられる。電源制御ユニット３０には、電源＋
Ｖccのオンオフを行なうための、例えば、スイッチが設
けられており、上記制御信号fpu-contを監視して、それ
がアクティブか否かに基づきこのスイッチを制御して電
源のオンオフを制御する。一方、ＦＰＵ４０は、制御信
号fpu-contがアクティブであるときにＣＰＵローカルバ
ス１０１のデータバスからデータを取り込み、浮動小数
点演算を行なう。
【００２８】以上の通りに構成されているため、メイン
メモリ１から命令を読み出し、ＣＰＵ２０においてデコ
−ドした場合に、ＦＰＵ４０に対する命令であるときに
は、制御信号fpu-contをアクティブとするため、ＦＰＵ
４０はＣＰＵローカルバス１０１のデータバスからデー
タを取り込み、浮動小数点演算を行なう。このとき、電
源制御ユニット３０は制御信号fpu-contがアクティブで
あることにより、電源＋ＶccをＦＰＵ４０に与える。こ
れにより、ＦＰＵ４０の動作が保証される。これに対し
て、メインメモリ１から命令を読み出し、ＣＰＵ２０に
おいてデコ−ドした場合に、ＦＰＵ４０に対する命令で
ないときには、制御信号fpu-contをインアクティブとす
る。電源制御ユニット３０は制御信号fpu-contがインア
クティブであることにより、電源＋Ｖccをオフとする。
従って、図８に示されるように、ＣＰＵ２０が行うべき
演算の命令ａ〜ｄに対し、ＦＰＵ４０が行うべき浮動小
数点命令Ａ、Ｂが混在している命令列がメインメモリ１
から読み出された場合には、命令ａのデコードがＣＰＵ
２０において行われたときにＦＰＵ４０の電源がオフと
され、浮動小数点命令ＡのデコードがＣＰＵ２０におい
て行われたときにＦＰＵ４０の電源がオンとされ、更
に、命令ｄのデコードがＣＰＵ２０において行われたと
きにＦＰＵ４０の電源がオフとされる。これにより、Ｆ
ＰＵ４０が演算処理を行なわない場合には、ＦＰＵ４０
に対する電源供給が停止され、消費電力の低減と発熱の
低下とが図られることになる。
メモリ１から命令を読み出し、ＣＰＵ２０においてデコ
−ドした場合に、ＦＰＵ４０に対する命令であるときに
は、制御信号fpu-contをアクティブとするため、ＦＰＵ
４０はＣＰＵローカルバス１０１のデータバスからデー
タを取り込み、浮動小数点演算を行なう。このとき、電
源制御ユニット３０は制御信号fpu-contがアクティブで
あることにより、電源＋ＶccをＦＰＵ４０に与える。こ
れにより、ＦＰＵ４０の動作が保証される。これに対し
て、メインメモリ１から命令を読み出し、ＣＰＵ２０に
おいてデコ−ドした場合に、ＦＰＵ４０に対する命令で
ないときには、制御信号fpu-contをインアクティブとす
る。電源制御ユニット３０は制御信号fpu-contがインア
クティブであることにより、電源＋Ｖccをオフとする。
従って、図８に示されるように、ＣＰＵ２０が行うべき
演算の命令ａ〜ｄに対し、ＦＰＵ４０が行うべき浮動小
数点命令Ａ、Ｂが混在している命令列がメインメモリ１
から読み出された場合には、命令ａのデコードがＣＰＵ
２０において行われたときにＦＰＵ４０の電源がオフと
され、浮動小数点命令ＡのデコードがＣＰＵ２０におい
て行われたときにＦＰＵ４０の電源がオンとされ、更
に、命令ｄのデコードがＣＰＵ２０において行われたと
きにＦＰＵ４０の電源がオフとされる。これにより、Ｆ
ＰＵ４０が演算処理を行なわない場合には、ＦＰＵ４０
に対する電源供給が停止され、消費電力の低減と発熱の
低下とが図られることになる。
【００２９】
【発明の効果】以上説明したように請求項１に記載のプ
ロセッサシステムによれば、第１のユニットへの命令が
no-operationであるときには、第１のユニットの電源が
オフとされて、第１のユニットに関する部分において、
消費電力の低減、発熱の低下を図ることができる。
ロセッサシステムによれば、第１のユニットへの命令が
no-operationであるときには、第１のユニットの電源が
オフとされて、第１のユニットに関する部分において、
消費電力の低減、発熱の低下を図ることができる。
【００３０】以上説明したように請求項２に記載のプロ
セッサシステムによれば、命令がno-operationである第
１のユニット、または、浮動小数点演算ユニットの電源
がオフとされ、第１のユニット、または、浮動小数点演
算ユニットに関する部分において、消費電力の低減、発
熱の低下を図ることができる。
セッサシステムによれば、命令がno-operationである第
１のユニット、または、浮動小数点演算ユニットの電源
がオフとされ、第１のユニット、または、浮動小数点演
算ユニットに関する部分において、消費電力の低減、発
熱の低下を図ることができる。
【００３１】以上説明したように請求項３に記載のプロ
セッサシステムによれば、実行される１命令クラスタ内
にno-operationが含まれる場合に、複数のユニット中の
該当するユニットの電源がオフとされ、当該部分におい
て、消費電力の低減、発熱の低下を図ることができる。
セッサシステムによれば、実行される１命令クラスタ内
にno-operationが含まれる場合に、複数のユニット中の
該当するユニットの電源がオフとされ、当該部分におい
て、消費電力の低減、発熱の低下を図ることができる。
【００３２】以上説明したように請求項４に記載のプロ
セッサシステムによれば、電源制御ユニットが、no-ope
rationにより電源をオフとした場合に、次にno-operati
on以外の命令が現れるまで、電源オフが継続されるの
で、作動しないユニット部分が適切に電源オフされ、消
費電力の低減、発熱の低下を図ることができる。
セッサシステムによれば、電源制御ユニットが、no-ope
rationにより電源をオフとした場合に、次にno-operati
on以外の命令が現れるまで、電源オフが継続されるの
で、作動しないユニット部分が適切に電源オフされ、消
費電力の低減、発熱の低下を図ることができる。
【００３３】以上説明したように請求項５に記載のプロ
セッサシステムによれば、マイクロプロセッサにおける
作動しないユニット部分が電源オフされ、消費電力の低
減、発熱の低下を図ることができる。
セッサシステムによれば、マイクロプロセッサにおける
作動しないユニット部分が電源オフされ、消費電力の低
減、発熱の低下を図ることができる。
【００３４】以上説明したように請求項６に記載のプロ
セッサシステムによれば、第２のユニットが演算を行な
わない場合、この第２のユニットの電源オフされるの
で、消費電力の低減、発熱の低下を図ることができる。
セッサシステムによれば、第２のユニットが演算を行な
わない場合、この第２のユニットの電源オフされるの
で、消費電力の低減、発熱の低下を図ることができる。
【００３５】以上説明したように請求項７に記載のプロ
セッサシステムによれば、ＣＰＵとコプロセッサとによ
り構成されるプロセッサシステムにおける作動しない場
合のコプロセッサが電源オフされるので、消費電力の低
減、発熱の低下を図ることができる。
セッサシステムによれば、ＣＰＵとコプロセッサとによ
り構成されるプロセッサシステムにおける作動しない場
合のコプロセッサが電源オフされるので、消費電力の低
減、発熱の低下を図ることができる。
【００３６】以上説明したように請求項８に記載のプロ
セッサシステムによれば、作動しない第２ユニット部分
が適切に電源オフされるので、消費電力の低減、発熱の
低下を図ることができる。
セッサシステムによれば、作動しない第２ユニット部分
が適切に電源オフされるので、消費電力の低減、発熱の
低下を図ることができる。
【図１】本発明の第１番目の実施の形態であるSingle I
nstruction/Single Word方式を採用したマイクロプロセ
ッサの構成図。
nstruction/Single Word方式を採用したマイクロプロセ
ッサの構成図。
【図２】本発明の第１番目の実施の形態であるマイクロ
プロセッサによる電源のオンオフを説明するための図。
プロセッサによる電源のオンオフを説明するための図。
【図３】本発明の第２番目の実施の形態であるマイクロ
プロセッサによる電源のオンオフを説明するための図。
プロセッサによる電源のオンオフを説明するための図。
【図４】本発明の第２番目の実施の形態であるスパース
カラ方式を採用したマイクロプロセッサの構成図。
カラ方式を採用したマイクロプロセッサの構成図。
【図５】本発明の第３番目の実施の形態であるＶＬＩＷ
方式を採用したマイクロプロセッサの構成図。
方式を採用したマイクロプロセッサの構成図。
【図６】本発明の第４番目の実施の形態であるＣＰＵと
コプロセッサによるプロセッサシステムの構成図。
コプロセッサによるプロセッサシステムの構成図。
【図７】本発明の第３番目の実施の形態であるマイクロ
プロセッサによる電源のオンオフを説明するための図。
プロセッサによる電源のオンオフを説明するための図。
【図８】本発明の第４番目の実施の形態であるＣＰＵと
コプロセッサによる電源のオンオフを説明するための
図。
コプロセッサによる電源のオンオフを説明するための
図。
１、１Ａ メインメモリ ２ バスインタフ
ェース ３ 命令キャッシュ ４ データキャッ
シュ ５、９、１３、１６ バッファ ６、６Ａ，６Ｂ
デコ−ダ ７ レジスタウインドウ ８ 分岐ユニット １０、１７ 命令ユニット １１、１１Ａ、３
０ 電源制御ユニット １２、１５、１８ 演算結果バッファ ２０ ＣＰＵ ４０ ＦＰＵ
ェース ３ 命令キャッシュ ４ データキャッ
シュ ５、９、１３、１６ バッファ ６、６Ａ，６Ｂ
デコ−ダ ７ レジスタウインドウ ８ 分岐ユニット １０、１７ 命令ユニット １１、１１Ａ、３
０ 電源制御ユニット １２、１５、１８ 演算結果バッファ ２０ ＣＰＵ ４０ ＦＰＵ
Claims (8)
- 【請求項１】 命令列をデコードするデコ−ダと、 データについての演算を行なう第１のユニットと、 前記デコ−ダが命令列をデコードした結果、前記第１の
ユニットへの命令がno-operationであるときには、前記
第１のユニットの電源をオフとする電源制御ユニットと
を具備することを特徴とするプロセッサシステム。 - 【請求項２】 命令列をデコードするデコ−ダと、 データについての演算を行なう第１のユニットと、 浮動小数点演算を行なう浮動小数点演算ユニットと、 前記デコ−ダが命令列をデコードした結果、前記第１の
ユニットへの命令がno-operationであるときには、前記
第１のユニットの電源をオフとする一方、前記浮動小数
点演算ユニットへの命令がno-operationであるときに
は、前記浮動小数点演算ユニットの電源をオフとする電
源制御ユニットとを具備することを特徴とするプロセッ
サシステム。 - 【請求項３】 命令列をデコードするデコ−ダと、デー
タについての演算を行なう複数のユニットとを有するＶ
ＬＩＷ方式のプロセッサシステムにおいて、 前記デコ−ダが命令列をデコードした結果、同時に実行
される１命令クラスタ内にno-operationが含まれる場合
には、前記複数のユニット中の該当するユニットの電源
をオフとする電源制御ユニットとを具備することを特徴
とするプロセッサシステム。 - 【請求項４】 電源制御ユニットは、no-operationによ
り電源をオフとした場合に、次にno-operation以外の命
令が現れるまで、電源オフを継続することを特徴とする
請求項１乃至３のいずれか１項に記載のプロセッサシス
テム。 - 【請求項５】 プロセッサシステムはマイクロプロセッ
サにより構成されることを特徴とする請求項１乃至４の
いずれか１項に記載のプロセッサシステム。 - 【請求項６】 命令列をデコードするデコ−ダと、 データについての演算を行なう第１のユニットと、 この第１のユニットとは別に設けられ、演算を行なう第
２のユニットと、 前記デコ−ダが命令列をデコードした結果、前記第１の
ユニットへの命令であるときには、前記第２のユニット
の電源をオフとする電源制御ユニットとを具備すること
を特徴とするプロセッサシステム。 - 【請求項７】 第１のユニットは、ＣＰＵにより構成さ
れ、第２のユニットは、コプロセッサにより構成される
ことを特徴とする請求項６に記載のプロセッサシステ
ム。 - 【請求項８】 電源制御ユニットは、電源をオフとした
場合に、次に第２のユニットに対する命令が現れるま
で、電源オフを継続することを特徴とする請求項６また
は７に記載のプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185333A JPH0934599A (ja) | 1995-07-21 | 1995-07-21 | プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185333A JPH0934599A (ja) | 1995-07-21 | 1995-07-21 | プロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934599A true JPH0934599A (ja) | 1997-02-07 |
Family
ID=16168980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185333A Withdrawn JPH0934599A (ja) | 1995-07-21 | 1995-07-21 | プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0934599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005196729A (ja) * | 2003-12-10 | 2005-07-21 | Renesas Technology Corp | コンパイラおよび命令コード出力装置 |
| US7206950B2 (en) | 2004-06-16 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | Processor system, instruction sequence optimization device, and instruction sequence optimization program |
| CN1322397C (zh) * | 2003-10-27 | 2007-06-20 | 松下电器产业株式会社 | 处理器系统、指令序列优化装置和指令序列优化程序 |
-
1995
- 1995-07-21 JP JP7185333A patent/JPH0934599A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1322397C (zh) * | 2003-10-27 | 2007-06-20 | 松下电器产业株式会社 | 处理器系统、指令序列优化装置和指令序列优化程序 |
| US7624295B2 (en) | 2003-10-27 | 2009-11-24 | Panasonic Corporation | Processor system, instruction sequence optimization device, and instruction sequence optimization program |
| JP2005196729A (ja) * | 2003-12-10 | 2005-07-21 | Renesas Technology Corp | コンパイラおよび命令コード出力装置 |
| US7206950B2 (en) | 2004-06-16 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | Processor system, instruction sequence optimization device, and instruction sequence optimization program |
| US7571342B2 (en) | 2004-06-16 | 2009-08-04 | Panasonic Corporation | Processor system, instruction sequence optimization device, and instruction sequence optimization program |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5815724A (en) | Method and apparatus for controlling power consumption in a microprocessor | |
| JP2550213B2 (ja) | 並列処理装置および並列処理方法 | |
| JP2834837B2 (ja) | プログラマブルコントローラ | |
| GB2412204A (en) | Method of operating multi-threading apparatus to execute single-thread program | |
| US20070124736A1 (en) | Acceleration threads on idle OS-visible thread execution units | |
| US20050138629A1 (en) | Sleep state mechanism for virtual multithreading | |
| US6687812B1 (en) | Parallel processing apparatus | |
| US20040205326A1 (en) | Early predicate evaluation to reduce power in very long instruction word processors employing predicate execution | |
| EP0931287B1 (en) | Asynchronous data processing apparatus | |
| US7620804B2 (en) | Central processing unit architecture with multiple pipelines which decodes but does not execute both branch paths | |
| US7941650B2 (en) | Microprocessor based on event-processing instruction set and event-processing method using the same | |
| JPH1196004A (ja) | データプロセッサにおける条件分岐実行を制御するための方法および装置 | |
| JP3616556B2 (ja) | 拡張命令を処理する並列プロセッサ | |
| US20050149931A1 (en) | Multithread processor architecture for triggered thread switching without any cycle time loss, and without any switching program command | |
| JPH0934599A (ja) | プロセッサシステム | |
| JP4800582B2 (ja) | 演算処理装置 | |
| US7178013B1 (en) | Repeat function for processing of repetitive instruction streams | |
| US6775762B1 (en) | Processor and processor system | |
| JPH10214188A (ja) | プロセッサの命令供給方法及び装置 | |
| JPH09274567A (ja) | プログラムの実行制御方法及びそのためのプロセッサ | |
| JP2536726B2 (ja) | マイクロプロセッサ | |
| JPH0651984A (ja) | マイクロプロセッサ | |
| JP3729142B2 (ja) | 並列演算処理装置 | |
| JP2000099328A (ja) | プロセッサ及びその実行制御方法 | |
| JPH1020959A (ja) | 低消費電力マイクロプロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |