JP4194953B2 - 多重命令発行プロセッサ - Google Patents

Description

本発明は、発行スロット(issue slot)のそれぞれが複数の機能ユニットおよび複数の保持可能なレジスタ(holdable register)を有し、第１の発行スロットの組および第２の発行スロットの組により構成された複数の発行スロットと、複数の発行スロットによりアクセス可能であるレジスタファイルと、を含む多重命令発行プロセッサ(multi-issue processor)に関する。

多重命令発行プロセッサは、単一プロセッササイクルで多数の演算を並列実行できるようにさせ、これにより、プログラムにおいて命令レベルの並列度を利用する多数の並列ハードウェアを表す。多重命令発行プロセッサの例には、ＶＬＩＷ（Very Large Instruction Word：超長命令語）プロセッサおよびスーパースカラプロセッサが含まれる。ＶＬＩＷプロセッサの場合、ソフトウェアプログラムは、どの演算が並列に実行されるべきであるかに関する完全な情報を含み、これらの命令は超長命令に詰め込まれる。コンパイラは、演算間のすべての依存関係が考慮され、リソース競合が生じ得ないことを保証する。このプログラム情報を除いて、ハードウェアはプログラムを正確に実行するために何ら付加的な情報を必要としないので、ハードウェアはかなり簡単になる。スーパースカラプロセッサの場合には、実行されるべきソフトウェアは、逐次的な一連の演算により構成されたプログラムとして与えられる。プロセッサハードウェア自体は、ランタイムに、どの演算依存関係が存在するかを判定し、これらの依存関係に基づいてどの演算が並列に実行すべきであるかを決定し、同時に、リソース競合が生じないことを保証する。上位レベルプログラミング言語を逐次コードに変換するためにはかなり簡単なコンパイラで十分であるが、プロセッサハードウェアは非常に複雑である。

多重命令発行プロセッサでは、これらの演算の実行を担当する並列ハードウェアは、発行スロットで構成される。各発行スロットは、実際の演算を実行する一つ以上の機能ユニットを収容する。一般に、すべてのプロセッササイクル中に、単一の演算は発行スロットごとに一つの機能ユニットで開始される。幾つかのプロセッサでは、ＶＬＩＷプロセッサの場合に最大利用可能な並列度と命令幅コストとの間のトレードオフとして、スカラープロセッサの場合に最大利用可能な並列度とハードウェアの複雑さとの間のトレードオフとして、二つ以上の機能ユニットが発行スロットに収容される。

各クロックサイクルに、各発行スロットの一つの機能ユニットでは多くても一つの演算だけが開始される可能性があるので、電力はある特定のプロセッササイクルで使用されていない発行スロット内の機能ユニットによって消費される。これらの機能ユニットの入力がその機能ユニットが使用されていないときに変化すると、その機能ユニットは、たとえ、出力が無関係であるとしても、それらが使用されているときに匹敵する電力を消費し続ける。

この電力の浪費は、保持可能なレジスタ、すなわち、入力が異なる場合にも状態がそのまま変化しないレジスタを、発行スロット内のすべての機能ユニットの入力に設置することによって解消される。これらの保持可能なレジスタは、機能ユニットが使用されていないとき、機能ユニットの入力を変化させないでそのままの状態に保つ。これらの機能ユニットの入力がそのままの状態に保たれるので、組み合わせゲートの切り替えはなく、動的な電力損失は生じない。これらの保持可能なレジスタは、例えば、クロックゲーティングを用いて実施可能である。これらのレジスタの別の利点は、レジスタが形成する付加的なパイプライン段は、プロセッサをより高いクロック周波数で動かすことを可能にする点である。機能ユニット入力のすべての入力にレジスタを追加することによる欠点は、割り込み中に保存されるべき状態の量を増加させることである。割り込みは、プロセッサに外部イベントに対する素早い応答を可能にさせ、プロセッサに現在のプログラムトレースのさらなる実行を一時的に延期させ、その代わりに別のトレースを実行させる。延期されたトレースの状態は、割り込みが処理されたときに、プロセッサがその元の状態を復元し、元のトレースを正確に再開できるように、保存されなければならない。予測可能な、短い割り込みのレイテンシーを実現するため、必要に応じて常にプロセッサに割り込みをかけることが可能である。これはリアルタイムアプリケーションにおいて特に重要である。プログラムの任意のポイントでプロセッサに割り込みをかけることは、非常に多量の状態を保存しなければならないことを意味する。

２０００年１０月１８日に出願された未公開欧州特許出願第００２０３５９１．３号（代理人書類番号ＰＨＮ０００５７６号）には、割り込み中に保存しなければならない状態の量を減少させる解決手法が記載されている。第２のコンパクト命令セット、すなわち、割り込みサービスルーチンで使用され、限定されたプロセッサリソースの組だけを使用する命令セットが与えられる。割り込みの場合、第２のコンパクト命令セットによって使用される限定されたプロセッサリソースの組の状態だけを保存すれば十分であり、他のすべてのリソースの状態はフリーズさせるだけである。しかし、レジスタがこの限定されたリソースの組の各機能ユニットのすべての入力の位置にあるとき、第２のコンパクト命令セットによって使用されるリソースは、割り込み中に保存、復元しなければならないかなりの量の状態を有する。

本発明の目的は、かなりの電力消費の削減と性能改善を維持すると共に、多重命令発行プロセッサの割り込み処理中に保存しなければならない状態の量をさらに削減する解決手法を提供することである。

この目的は、上記の種類の多重命令発行プロセッサであって、第１の発行スロットの組内の複数の保持可能なレジスタのうちの少なくとも一部のロケーションが第２の発行スロットの組内の複数の保持可能なレジスタのうちの少なくとも対応した一部のロケーションとは異なることを特徴とする多重命令発行プロセッサによって達成される。

理想的には、保持可能なレジスタは、発行スロット内の各機能ユニットのすべての入力に置かれる。その場合、使用されていない機能ユニットの各入力はそのままに保たれ、不必要な電力損失は生じない。しかし、これは、割り込み処理中に保存しなければならない状態の量を増加させる。異なる発行スロットに対する保持可能なレジスタの位置を変化させ、あらゆる機能ユニットのすべての入力の前に保持可能なレジスタを置くことを止めることにより、割り込み処理中に必要とされる状態保存の量は少なくなる。この結果として、電力消費の削減は低下し、または、性能の改善は低下する。アプリケーションのタイプに応じて、これらの要求の間で最適な選択を行うことが可能である。

本発明の一実施形態は、多重命令発行プロセッサが、第１の発行スロットの組にアクセスすることができる第１の命令セット手段と、第２の発行スロットの組にアクセスすることができる第２の命令セット手段と、を含むことを特徴とする。本実施形態の利点は、発行スロット内の保持可能なレジスタのロケーションが、この発行スロットを制御する命令セット手段から独立させ得ることである。第２の命令セット手段が割り込みサービスルーチンで使用される場合、第２の発行スロットの組の保持可能なレジスタは、割り込み処理中に保存されなければならない状態の量を最適に削減するため配置することが可能である。しかし、この解決手法は、電力消費の削減に関して最適ではない。保持可能なレジスタの配置は、プロセッサのクロック周波数を増加させることを可能にする付加的なパイプライン段をさらに作成する。多くの割り込みが必要とするのは非常に簡単な割り込みサービスルーチンであるので、限定された発行スロットの組を使用するコンパクトな第２の命令セットで間に合う。したがって、電力消費の削減が最適化されないのは、多重命令発行プロセッサ内の小規模の発行スロットの組に限られる。第１の発行スロットの組は割り込み処理中に使用されず、その結果として、それらの状態を保存する必要はない。保持可能なレジスタは、電力消費を最適に削減し、付加的なパイプライン段を作成することによりクロック周波数を増加させるため配置可能である。プロセッサ全体に関して、これは、性能の改善と、電力消費の削減と、状態保存オーバーヘッドの低減との間で非常にバランスの取れた考慮をもたらす。

本発明の一実施形態は、第１の発行スロットの組において、複数の保持可能なデータレジスタのロケーションが機能ユニットの個別のデータ入力に位置し、一方、第２の発行スロットの組において、複数の保持可能なデータレジスタのロケーションが機能ユニットの共通データ入力に位置することを特徴とする。この実施形態の利点は、保持可能なレジスタは第２の発行スロットの組の機能ユニットのすべての個別の入力に位置するのではなく、それらの共通入力だけに位置するので、割り込み処理中に保存されるべき状態の量が著しく削減される点である。しかし、第２の発行スロットの組の一つの機能ユニットの使用は、その発行スロットの他の機能ユニットの入力を変化させるので、不必要な電力損失が生じる。全部の発行スロットが使用されていないとき、機能ユニットは電力を消費しない。第１の発行スロットの組では、保持可能なレジスタが電力消費を最適に削減するため機能ユニットのすべての入力に配置され、著しい全体的な電力消費の削減が得られる。さらに、第１および第２の発行スロットの組の保持可能なレジスタは、アーキテクチャに付加的なパイプライン段を形成し、プロセッサがより高いクロック周波数で動くことを可能にさせる。その結果として、電力消費の削減と、性能の改善と、割り込み処理中に保存しなければならない状態の量の削減との間で優れた解決案が達成される。

上記の実施形態の特徴は図面を参照してさらに解明され記述される。

図１を参照すると、概略ブロック図には、発行スロットＵＣ_０、ＵＣ_１、ＵＣ_２およびＵＣ_３を含む複数の発行スロットと、レジスタファイルセグメントＲＦ_０およびＲＦ_１を含む分散レジスタファイルと、を具備したＶＬＩＷプロセッサが示されている。プロセッサは、コントローラＳＱと、レジスタファイルセグメントＲＦ_０およびＲＦ_１と発行スロットＵＣ_０、ＵＣ_１、ＵＣ_２およびＵＣ_３を結合する接続ネットワークＣＮと、を有する。発行スロットＵＣ_０、ＵＣ_１、ＵＣ_２およびＵＣ_３は第１の命令セットによって使用され、この第１の命令セットは通常のＶＬＩＷ命令を含む。発行スロットＵＣ_０は第２の命令セットによって使用される唯一の発行スロットである。第２の命令セットは割り込みサービスルーチンで使用される。

図２を参照すると、概略ブロック図には、発行スロットＵＣ_１、ＵＣ_２およびＵＣ_３が示されている。図３を参照するに、概略ブロック図には、発行スロットＵＣ_０が示されている。図２および図３の両方を参照すると、各発行スロットは、デコーダＤＥＣと、タイムシェイプコントローラＴＳＣと、入力ルーティングネットワークＩＲＮと、出力ルーティングネットワークＯＲＮと、機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２を含む複数の機能ユニットと、を有する。デコーダＤＥＣは、タイムシェイプコントローラＴＳＣと、機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２と、に結合される。入力ルーティングネットワークＩＲＮは機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２に結合される。出力ルーティングネットワークＯＲＮはまた機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２に結合される。デコーダＤＥＣは、各クロックサイクルで発行スロットに供給された演算Ｏをデコードする。デコードステップの結果はオペランドレジスタインデックスＯＲＩであり、図１に示されるように、デコーダＤＥＣはそれらのインデックスを接続ネットワークＣＮへ送る。デコードステップのさらなる結果は結果ファイルインデックスＲＦＩおよびレジスタインデックスＲＩである。デコーダＤＥＣは、これらのインデックスをタイムシェイプコントローラＴＳＣへ送る。タイムシェイプコントローラＴＳＣは、演算が実行されなければならない機能ユニットの入出力動作に応じて、結果ファイルインデックスＲＦＩおよびレジスタインデックスＲＩを適当な量だけ遅延させる。続いて、タイムシェイプコントローラＴＳＣは、図１に示されるように、結果ファイルインデックスＲＦＩおよびレジスタインデックスＲＩを接続ネットワークＣＮへ送る。デコーダＤＥＣは、また、演算を実行するため、カップリングＳＥＬを使用して機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２のうちの一つを選択する。さらに、デコーダＤＥＣは、カップリングＯＰＴを使用して、実行されるべき演算のタイプに関する情報を機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２へ送る。入力ルーティングネットワークＩＲＮは、発行スロットＵＣ_１、ＵＣ_２およびＵＣ_３用のオペランドデータＯＤを機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２の入力へ送る。図１を参照すると、機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２は、それらの出力データを出力ルーティングネットワークＯＲＮへ送り、続いて、出力ルーティングネットワークＯＲＮは結果データＲＤを通信ネットワークＣＮへ送る。

図２を参照すると、保持可能なレジスタ１−２７は、機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２のデータ入力および制御入力に直接的に設けられる。保持可能なレジスタ１−５、１１−１５、２１および２３は、機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２のデータ入力に配置されるので、保持可能なデータレジスタと呼ばれる。保持可能レジスタ１−２７は、機能ユニットが使用されていないとき、機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２の入力が変化しないようにする。その結果として、組み合わせゲートは切り替えられず、電力損失は生じない。さらに、結果ファイルインデックスＲＦＩおよびレジスタインデックスＲＩが不必要に変化することを防止し、これにより、不必要な電力損失が生じることを防止するため、保持可能レジスタ２９、３１および３３は、タイムシェイプコントローラＴＳＣの直後に設置される。本実施形態の利点は、電力消費を削減することである。各クロックサイクルに、最大で一つの演算だけが機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２のうちの一つで開始され、殆どの機能ユニットは単一プロセッササイクルでその演算を終了する。使用されていない機能ユニットの入力が入力ルーティングネットワークＩＲＮまたはデコーダＤＥＣを介して送られたデータのために変化するならば、これらの機能ユニットは、たとえ、出力が無関係であるとしても、使用されているときに匹敵する電力を消費する。保持可能なレジスタ１−３３を追加すると付加的な状態が作成されるが、その状態は発行スロットＵＣ_１、ＵＣ_２およびＵＣ_３にとって無関係である。割り込み中に、これらの状態は固定するだけでよい。保持可能なレジスタ１−３３は面積を追加するだけである。これらのレジスタは、対応する機能ユニットが使用されていない場合、そのレジスタを動作停止状態に保持するためクロックゲーティングを使用することによって、付加的な電力を消費しない。

図３を参照すると、発行スロットＵＣ_０は、割り込みサービスルーチンで用いられる第２の命令セットによって使用される唯一の発行スロットである。高速割り込み応答を保証するため、割り込み処理中に保存されるべき状態の量を最小限に抑えることが極めて重大である。これは、保持可能なレジスタを機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２の共通入力に配置することによって達成される。したがって、保持可能レジスタ１０１、１０３および１０５は、発行スロットＵＣ_０の各機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２のデータ入力ではなく、発行スロットＵＣ_０の入力に直接的に置かれる。さらに、保持可能なレジスタ１１７は、発行スロットＵＣ_０の各機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２の入力ではなく、実行されるべき演算ＯＰＴのタイプの情報を送るデコーダＤＥＣの出力に置かれる。保持可能なレジスタ１１３および１１５は、また、タイムシェイプコントローラＴＳＣの出力ではなく、タイムシェイプコントローラＴＳＣの結果ファイルインデックス入力端子およびレジスタインデックス入力端子に置かれ、一つの保持可能なレジスタを節約する。各機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２の入力における保持可能なレジスタ１０７、１０９および１１１の配置は、これらの機能ユニットの入力がデコーダＤＥＣの共通出力に結合されていないので、そのまま変わらない。

保持可能なレジスタを発行スロットＵＣ_０に配置することの利点は、割り込み中に保存されるべき状態の量が、保持可能なレジスタが発行スロットＵＣ_１、ＵＣ_２およびＵＣ_３に位置するために存在する状態の量よりも著しく減少することである。発行スロットＵＣ_０のうちの一つの機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２を使用することにより、発行スロットＵＣ_０の他の機能ユニットにおける入力を変化させ、これにより、この発行スロットに不必要な電力損失が生じる。発行スロットの全体が使用されていない場合、保持可能なレジスタ１０１−１１１および１１７は、発行スロットＵＣ_０の機能ユニットＦＵ_０、ＦＵ_１およびＦＵ_２による電力消費を阻止する。

発行スロットＵＣ_０、ＵＣ_１、ＵＣ_２およびＵＣ_３に対する保持可能なレジスタのロケーションによって、性能の改善と、電力消費の削減と、状態オーバーヘッドの減少との間でうまくバランスを取って考慮できるようになる。多くの割り込みは非常に簡単な割り込みサービスルーチンを必要とするので、限定された第２の発行スロットの組を使用するコンパクトな第２の命令セットだけを必要とする。発行スロットの大規模なサブセットでは、保持可能なレジスタは、電力消費を最適に削減するため図２に示されるように配置可能であり、この結果として、電力消費の著しい全体的な削減が得られる。割り込み処理中に保存されるべき状態の量は、図３に示されるように、第２の命令セットによって使用される保持可能なレジスタを発行スロットに配置することによって非常に低減される。さらに、発行スロットＵＣ_０、ＵＣ_１、ＵＣ_２およびＵＣ_３に追加された保持可能なレジスタは、アーキテクチャに付加的なパイプライン段を形成し、プロセッサをより高いクロック周波数で動作させることが可能である。図１を再度参照すると、発行スロットＵＣ_０、ＵＣ_１、ＵＣ_２およびＵＣ_３に配置された保持可能なレジスタは、既存のデータパスを二つの部分に分割し、データパスの一方の部分を実行するために要する時間を短縮し、プロセッサのクロック周波数を増加させることが可能である。

スーパースカラプロセッサは、また、ＶＬＩＷプロセッサの場合と同様に、多数の演算を並列で実行できる多数の発行スロットを含む。この欄で記載されたＶＬＩＷプロセッサの実施形態の原理は、したがって、スーパースカラプロセッサにも当てはまる。一般に、ＶＬＩＷプロセッサは、スーパースカラプロセッサよりも多数の発行スロットを有する。ＶＬＩＷプロセッサのハードウェアは、より優れたスケーラブルアーキテクチャが得られるスーパースカラプロセッサと比べるとそれほど複雑ではない。発行スロットの数、および、各発行スロット内の機能ユニットの数は、特に、本発明による相対的な電力消費の削減量を決定する。

上記の実施形態は、本発明を限定するのではなく、本発明を例示するものであり、当業者は請求項に記載された事項の範囲から逸脱することなく代替的な実施形態を設計可能であることに注意する必要がある。請求項において、括弧内に記載された参照記号は請求項を限定するものとして解釈されるべきではない。語「含む（ｃｏｍｐｒｉｓｉｎｇ）」は請求項に列挙されていない要素またはステップを排除しない。要素の前に置かれた冠詞（ａまたはａｎ）は、それらの要素が複数個であることを排除しない。幾つかの手段を列挙する装置の発明に係る請求項において、これらの手段の一部は、全く同一のハードウェアによって具現化することができる。一部の手段が相互に異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせを使用しても有利にはならないということを示唆するものではない。

ＶＬＩＷプロセッサの概略ブロック図である。 第１の命令セットだけにより使用される発行スロットＵＣ_１、ＵＣ_２およびＵＣ_３の概略ブロック図である。 割り込み処理中に第２の命令セットによって使用される発行スロットＵＣ_０の概略ブロック図である。

符号の説明

ＵＣ_０〜ＵＣ_３ 発行スロット
ＣＮ 接続ネットワーク
ＳＱ コントローラ
ＲＦ_０〜ＲＦ_１ レジスタファイルセグメント
ＤＥＣ デコーダ
ＴＳＣ タイムシェイプコントローラ
ＦＵ_０〜ＦＵ_２ 機能ユニット
ＩＲＮ 入力ルーティングネットワーク
ＯＲＮ 出力ルーティングネットワーク

Claims (2)

1. 第１の複数の機能ユニットと第１の複数の保持可能なレジスタ（１，３，５，７，９，１１，１３，１５，１７，１９，２１，２３，２５，２７）とを有する少なくとも一つの第１の発行スロットと、
   第２の複数の機能ユニットと第２の複数の保持可能なレジスタ（１０１，１０３，１０５，１０７，１０９，１１１，１１７）とを有する少なくとも一つの第２の発行スロットと、
   前記少なくとも一つの第１の発行スロット及び前記少なくとも一つの第２の発行スロットによりアクセス可能であるレジスタファイルと、
   を含む多重命令発行プロセッサであって、
   前記第１の複数の機能ユニット及び前記第２の複数の機能ユニットのそれぞれが複数の入力端子を有し、
   前記入力端子のそれぞれが、前記第１の機能ユニット及び前記第２の機能ユニットのうち対応するものにより、データ又は前記データの処理の制御のための制御情報を受け取るように動作し、
   前記第１、第２の複数の保持可能なレジスタのそれぞれが、レジスタ入力端子及びレジスタ出力端子を備え、前記レジスタ入力端子において、変化の状態を制御可能に保持するように動作し、
   前記第１の複数の保持可能なレジスタのそれぞれは、前記第１の複数の機能ユニットの前記入力端子の一つに接続された前記レジスタ出力端子を有し、
   前記第２の複数の保持可能なレジスタの少なくとも一つ（１０１，１０３，１０５，１１７）は、前記少なくとも一つの第２の発行スロットの前記入力端子に接続された前記レジスタ出力端子を有することを特徴とする多重命令発行プロセッサ。
2. 前記プロセッサは、第１の命令セット及び第２の命令セットの制御の下で、前記データを処理するように動作し、
   前記第１の命令セットは、少なくとも前記第１の発行スロットにおける処理を制御し、
   前記第２の命令セットは、前記第２の発行スロットのみにおける処理を制御することを特徴とする、請求項１に記載の多重命令発行プロセッサ。

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