JP2003208306A - プロセシングアーキテクチャ、該アーキテクチャ実現システム及び該システムのオペレーション方法 - Google Patents
プロセシングアーキテクチャ、該アーキテクチャ実現システム及び該システムのオペレーション方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ２以上の異なる命令セットを実行し得るプロ
セシングアーキテクチャの提供。 【解決手段】 このアーキテクチャは、第１セットの命
令（OsTask1.1, OsTask1.2, ．．．）と第２セットの命
令（MmTask2.1, MmTask2.2, MmTask2.3, ．．．）の両
方を実行するよう構成された単一ＣＰＵを具える。該単
一ＣＰＵは、該ＣＰＵが前記第１セットの命令（OsTask
1.1, OsTask1.2, ．．．）を実行する第１動作モードと
該ＣＰＵが前記第２セットの命令（MmTask2.1, MmTask
2.2, MmTask2.3, ．．．）を実行する第２動作モードと
の間で切り換えるように構成されている。この解決方法
は種々のＣＰＵに対する２つ以上の実行モード間で複数
の切り換え命令を用いることにより一般化することがで
きる。
セシングアーキテクチャの提供。 【解決手段】 このアーキテクチャは、第１セットの命
令（OsTask1.1, OsTask1.2, ．．．）と第２セットの命
令（MmTask2.1, MmTask2.2, MmTask2.3, ．．．）の両
方を実行するよう構成された単一ＣＰＵを具える。該単
一ＣＰＵは、該ＣＰＵが前記第１セットの命令（OsTask
1.1, OsTask1.2, ．．．）を実行する第１動作モードと
該ＣＰＵが前記第２セットの命令（MmTask2.1, MmTask
2.2, MmTask2.3, ．．．）を実行する第２動作モードと
の間で切り換えるように構成されている。この解決方法
は種々のＣＰＵに対する２つ以上の実行モード間で複数
の切り換え命令を用いることにより一般化することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセシングアー
キテクチャ及び該アーキテクチャを実現するシステムに
関するものである。本発明は特に移動通信システムに使
用し得るマイクロプロセシングアーキテクチャに注目し
て開発したものである。しかし、本発明の範囲はこの応
用分野に限定されるものではない。
キテクチャ及び該アーキテクチャを実現するシステムに
関するものである。本発明は特に移動通信システムに使
用し得るマイクロプロセシングアーキテクチャに注目し
て開発したものである。しかし、本発明の範囲はこの応
用分野に限定されるものではない。
【０００２】
【従来技術】セルフォンの代表的なシステムアーキテク
チャは複数の中央処理装置（ＣＰＵ）のアベイラビリテ
ィに基づいている。これらのＣＰＵは通常２つであり、
各々特定の目的を満たす。第１のＣＰＵはオペレーティ
ングシステムの制御機能に実質的に類似する制御機能を
実行する。このタイプの用途は計算上の観点からの厳し
い要求も、高い性能も要求しない。通常、簡単なフェッ
チ−デコード−リード−実行−ライトバックのステージ
からなるスケーラパイプライン形のアーキテクチャの使
用を想定している。第２のＣＰＵは計算上の約束及び性
能に関して相違する特性を有する機能を実行する。この
理由のために、通常、スーパスケーラプロセッサ又は１
サイクルにつき複数の命令を発行し実行することができ
るベリーロングインストラクションワード（ＶＬＩＷ）
パイプラインプロセッサの使用を想定している。これら
の命令は（ＶＬＩＷアーキテクチャの場合には）コンパ
イルステージで、（スーパスケーラプロセッサの場合に
は）実行ステージでスケジューリングすることができ
る。
チャは複数の中央処理装置（ＣＰＵ）のアベイラビリテ
ィに基づいている。これらのＣＰＵは通常２つであり、
各々特定の目的を満たす。第１のＣＰＵはオペレーティ
ングシステムの制御機能に実質的に類似する制御機能を
実行する。このタイプの用途は計算上の観点からの厳し
い要求も、高い性能も要求しない。通常、簡単なフェッ
チ−デコード−リード−実行−ライトバックのステージ
からなるスケーラパイプライン形のアーキテクチャの使
用を想定している。第２のＣＰＵは計算上の約束及び性
能に関して相違する特性を有する機能を実行する。この
理由のために、通常、スーパスケーラプロセッサ又は１
サイクルにつき複数の命令を発行し実行することができ
るベリーロングインストラクションワード（ＶＬＩＷ）
パイプラインプロセッサの使用を想定している。これら
の命令は（ＶＬＩＷアーキテクチャの場合には）コンパ
イルステージで、（スーパスケーラプロセッサの場合に
は）実行ステージでスケジューリングすることができ
る。
【０００３】この計算リソースの重複はメモリに関する
要件の重複をまねき、その結果として大きな電力消費を
生ずる。大きな電力消費は２つのＣＰＵの一方又は他方
を交互にスリープモードに設定することにより部分的に
制限できるが、避けることはできない。
要件の重複をまねき、その結果として大きな電力消費を
生ずる。大きな電力消費は２つのＣＰＵの一方又は他方
を交互にスリープモードに設定することにより部分的に
制限できるが、避けることはできない。
【０００４】図１につき説明すると、上述したタイプの
ワイヤレス応用に対する代表的なアーキテクチャはＣＰ
Ｕ１及びＣＰＵ２で示す２つのマイクロプロセッサのよ
うな２つのＣＰＵを具え、各自キャッシュメモリアーキ
テクチャを具えている。
ワイヤレス応用に対する代表的なアーキテクチャはＣＰ
Ｕ１及びＣＰＵ２で示す２つのマイクロプロセッサのよ
うな２つのＣＰＵを具え、各自キャッシュメモリアーキ
テクチャを具えている。
【０００５】ＣＰＵ１は代表的には３２ビットパイプラ
インスケーラマイクロプロセッサである。これは、その
内部アーキテクチャが種々のロジックステージからな
り、各ロジックステージが命令を一つの特定の状態で含
むことを意味する。この状態は下記の状態： −メモリからの命令のローディング； −デコーディング； −レジスタファイルのアドレッシング； −実行；及び −メモリからのデータの書込み/読み出し； の一つである。ビット数はＣＰＵ１が動作するデータ及
び命令の長さに関連する。命令はコンパイルにより特定
の順序で発生され、その順序で実行される。
インスケーラマイクロプロセッサである。これは、その
内部アーキテクチャが種々のロジックステージからな
り、各ロジックステージが命令を一つの特定の状態で含
むことを意味する。この状態は下記の状態： −メモリからの命令のローディング； −デコーディング； −レジスタファイルのアドレッシング； −実行；及び −メモリからのデータの書込み/読み出し； の一つである。ビット数はＣＰＵ１が動作するデータ及
び命令の長さに関連する。命令はコンパイルにより特定
の順序で発生され、その順序で実行される。
【０００６】ＣＰＵ２は代表的には１２８ビットパイプ
ラインスーパスケーラマイクロプロセッサ又はＶＬＩＷ
マイクロプロセッサである。これは、その内部アーキテ
クチャが種々のロジックステージからなり、いくつかの
ロジックステージが、例えば実行ステップで、命令を並
列に実行することができることを意味する。代表的に
は、４つの３２ビット命令（１２８ビットに相当する）
を並列に実行し、データは３２ビットで表現する。並列
に実行可能な複数の実行ステージを供給するために命令
を実行中に動的に順序付ける場合及び命令が相互に依存
せず、従ってソースコードのコンパイルにより静的に発
生される順序を変更する場合には、そのプロセッサはス
ーパスケーラであるという。
ラインスーパスケーラマイクロプロセッサ又はＶＬＩＷ
マイクロプロセッサである。これは、その内部アーキテ
クチャが種々のロジックステージからなり、いくつかの
ロジックステージが、例えば実行ステップで、命令を並
列に実行することができることを意味する。代表的に
は、４つの３２ビット命令（１２８ビットに相当する）
を並列に実行し、データは３２ビットで表現する。並列
に実行可能な複数の実行ステージを供給するために命令
を実行中に動的に順序付ける場合及び命令が相互に依存
せず、従ってソースコードのコンパイルにより静的に発
生される順序を変更する場合には、そのプロセッサはス
ーパスケーラであるという。
【０００７】その代わりに、命令をコンパイルステップ
において静的に順序付けし、固定の順序で実行する（実
行中に変更不能）場合には、そのプロセッサはＶＬＩＷ
（ベリーロングインストラクションワード）という解決
手法に対応する。
において静的に順序付けし、固定の順序で実行する（実
行中に変更不能）場合には、そのプロセッサはＶＬＩＷ
（ベリーロングインストラクションワード）という解決
手法に対応する。
【０００８】再び図１に付き説明すると、各プロセッサ
ＣＰＵ１，ＣＰＵ２は各自ＤＳで示すデータキャッシュ
とＩＳで示す命令キャッシュを有するため、メインメモ
リＭＥＭから処理すべきデータと実行すべき命令を並列
にロードすることができる。２つのプロセッサＣＰＵ
１，ＣＰＵ２はシステムバスにより相互接続されるとと
もに、このシステムバスによりメインメモリＭＥＭに接
続される。２つのプロセッサＣＰＵ１，ＣＰＵ２はバス
へのアクセスを競争する。このアクセスは、これらのプ
ロセッサが実行すべき命令又はデータ又はその両方がメ
インメモリ内に位置し、各自のキャッシュにないとき
に、コアメモリコントローラＣＭＣというそれぞれのイ
ンタフェースを介して達成される。このようなシステム
は２つのマイクロプロセッサを使用し、それぞれに対応
する２つのメモリ階層が不可欠であり、占有面積及び電
力消費の点から幾分費用がかかることが理解される。一
例として、代表的な応用では、ＣＰＵ１は通常１６キロ
バイトのデータキャッシュと１６キロバイトの命令キャ
ッシュを有し、ＣＰＵ２は３２キロバイトのデータキャ
ッシュと３２キロバイトの命令キャッシュを有する。
ＣＰＵ１，ＣＰＵ２は各自ＤＳで示すデータキャッシュ
とＩＳで示す命令キャッシュを有するため、メインメモ
リＭＥＭから処理すべきデータと実行すべき命令を並列
にロードすることができる。２つのプロセッサＣＰＵ
１，ＣＰＵ２はシステムバスにより相互接続されるとと
もに、このシステムバスによりメインメモリＭＥＭに接
続される。２つのプロセッサＣＰＵ１，ＣＰＵ２はバス
へのアクセスを競争する。このアクセスは、これらのプ
ロセッサが実行すべき命令又はデータ又はその両方がメ
インメモリ内に位置し、各自のキャッシュにないとき
に、コアメモリコントローラＣＭＣというそれぞれのイ
ンタフェースを介して達成される。このようなシステム
は２つのマイクロプロセッサを使用し、それぞれに対応
する２つのメモリ階層が不可欠であり、占有面積及び電
力消費の点から幾分費用がかかることが理解される。一
例として、代表的な応用では、ＣＰＵ１は通常１６キロ
バイトのデータキャッシュと１６キロバイトの命令キャ
ッシュを有し、ＣＰＵ２は３２キロバイトのデータキャ
ッシュと３２キロバイトの命令キャッシュを有する。
【０００９】図２はＣＰＵ１のロジックスキームを示
す。第１ステップは実行すべき命令が関連する命令キャ
ッシュＩＳのメモリアドレスを発生する。このアドレス
（プログラムカウンタという）は命令のローディング
（Fetch）を生じさせ、フェッチした命令をデコードし
（Decode）、オペランドをアドレスするビットフィール
ドから機能（例えば、レジスタファイルに位置する２つ
のレジスタ内の２つの値の加算）を定義するビットフィ
ールドを分離する。オペランドアドレスはレジスタファ
イルに送られ、これから命令のオペランドを読み出す。
オペランドと実行すべき命令を定義するビットは実行ユ
ニット（Execute）に送られ、実行ユニットが所望の演
算（例えば加算）を実行する。次いでその結果はレジス
タファイル内のメモリにリストアされる（Writebac
k）。
す。第１ステップは実行すべき命令が関連する命令キャ
ッシュＩＳのメモリアドレスを発生する。このアドレス
（プログラムカウンタという）は命令のローディング
（Fetch）を生じさせ、フェッチした命令をデコードし
（Decode）、オペランドをアドレスするビットフィール
ドから機能（例えば、レジスタファイルに位置する２つ
のレジスタ内の２つの値の加算）を定義するビットフィ
ールドを分離する。オペランドアドレスはレジスタファ
イルに送られ、これから命令のオペランドを読み出す。
オペランドと実行すべき命令を定義するビットは実行ユ
ニット（Execute）に送られ、実行ユニットが所望の演
算（例えば加算）を実行する。次いでその結果はレジス
タファイル内のメモリにリストアされる（Writebac
k）。
【００１０】その代わりに、ロード/ストアユニット
が、メモリデータの読出し/書込みをこの目的専用の特
定の命令を用いて行うことができる。他方、命令セット
と（マイクロ）プロセシングアーキテクチャとの間に一
対一の一義的対応(biunivocal)が存在することが容易に
認識される。
が、メモリデータの読出し/書込みをこの目的専用の特
定の命令を用いて行うことができる。他方、命令セット
と（マイクロ）プロセシングアーキテクチャとの間に一
対一の一義的対応(biunivocal)が存在することが容易に
認識される。
【００１１】ＣＰＵ１について述べたことはＣＰＵ２に
もほぼあてはまり、図３に同様の表現で示されている。
主要な違いは、ＣＰＵ２の場合には、スーパスケーラ及
びＶＬＩＷプロセッサで並列に動作し得る使用可能な実
行ユニットが多数ある点にある。この点に関し、図３に
はExcute2.1， Excute2.2， ．．．，Excute2.nにより
示された種々のステージが示されている。しかし、この
場合にも、命令セットとプロセシングアーキテクチャと
の間に一対一の一義的対応が存在する。例えばワイヤレ
スプロセッサのアーキテクチャのようなアーキテクチャ
では、２つの命令セットが相違することが一般に見られ
る。このことは、ＣＰＵ１で実行される命令をＣＰＵ２
で実行できず、その逆も同様であることを意味する。
もほぼあてはまり、図３に同様の表現で示されている。
主要な違いは、ＣＰＵ２の場合には、スーパスケーラ及
びＶＬＩＷプロセッサで並列に動作し得る使用可能な実
行ユニットが多数ある点にある。この点に関し、図３に
はExcute2.1， Excute2.2， ．．．，Excute2.nにより
示された種々のステージが示されている。しかし、この
場合にも、命令セットとプロセシングアーキテクチャと
の間に一対一の一義的対応が存在する。例えばワイヤレ
スプロセッサのアーキテクチャのようなアーキテクチャ
では、２つの命令セットが相違することが一般に見られ
る。このことは、ＣＰＵ１で実行される命令をＣＰＵ２
で実行できず、その逆も同様であることを意味する。
【００１２】図４及び図５に関して、このような２つの
各別の命令セットの形を取る複数のタイプのプロセシス
を処理する必要があるものとする。例えば、先に述べた
応用コンテキスト（移動通信）に関して、２つのタイプ
のプロセス： −ＣＰＵ１で実行されるオペレーティングシステムプロ
セスに類似するプロセスOsTask1.2, OsTask1.2,等；及
び −ＣＰＵ２で実行されるコンテンツ （通常オーディオ/
ビデオ/グラフィックコンテンツのようなマルチメディ
アコンテンツ） のプロセシングに関するプロセスMmTas
k2.1, MmTask2.2, MmTask2.3,等； に区別することができる。
各別の命令セットの形を取る複数のタイプのプロセシス
を処理する必要があるものとする。例えば、先に述べた
応用コンテキスト（移動通信）に関して、２つのタイプ
のプロセス： −ＣＰＵ１で実行されるオペレーティングシステムプロ
セスに類似するプロセスOsTask1.2, OsTask1.2,等；及
び −ＣＰＵ２で実行されるコンテンツ （通常オーディオ/
ビデオ/グラフィックコンテンツのようなマルチメディ
アコンテンツ） のプロセシングに関するプロセスMmTas
k2.1, MmTask2.2, MmTask2.3,等； に区別することができる。
【００１３】前者のプロセスはＣＰＵ１のコンパイラに
より発生される命令を含み、従ってＣＰＵ１自身で実行
することができるがＭＣＰＵ２で実行することはできな
い。第２のプロセスに対しては、正確にその逆が当ては
まる。更に、各ＣＰＵは各自のコンパイルフローで特徴
付けられ、各ＣＰＵのコンパイルフローは他の使用ＣＰ
Ｕのコンパイルフローと独立である点に注意されたい。
より発生される命令を含み、従ってＣＰＵ１自身で実行
することができるがＭＣＰＵ２で実行することはできな
い。第２のプロセスに対しては、正確にその逆が当ては
まる。更に、各ＣＰＵは各自のコンパイルフローで特徴
付けられ、各ＣＰＵのコンパイルフローは他の使用ＣＰ
Ｕのコンパイルフローと独立である点に注意されたい。
【００１４】図５は、上記のタスクのスケジューリング
のシーケンスを２つのプロセッサＣＰＵ１及びＣＰＵ２
にどのように分配するかを示す。上記のプロセスの総実
行時間を１００とした場合、前者が総実行時間の１０％
を占め、後者が９０％を占めるのが代表的である。これ
から、ＣＰＵ１は時間の１０％しか動作しないので、Ｃ
ＰＵ１は時間の９０％が冗長となることになる。
のシーケンスを２つのプロセッサＣＰＵ１及びＣＰＵ２
にどのように分配するかを示す。上記のプロセスの総実
行時間を１００とした場合、前者が総実行時間の１０％
を占め、後者が９０％を占めるのが代表的である。これ
から、ＣＰＵ１は時間の１０％しか動作しないので、Ｃ
ＰＵ１は時間の９０％が冗長となることになる。
【００１５】上述の特性を利用してＣＰＵ１をターンオ
フすることによりエネルギーの節約を達成することがで
きる。しかし、パワーダウンプロシージャはプロセシン
グの追加の待ち時間を導入し、この時間が上述の１０％
に付加される。これらのプロシージャは実際には、 −レジスタファイルの全ての内部レジスタ並びにコア内
に存在する他のユニット（例えばデコーディングユニッ
ト、実行ユニット）に供給するクロックをゲートするこ
とによりレジスタファイルを除くＣＰＵのパワーダウ
ン； −ＣＰＵの完全なパワーダウン、キャッシュメモリへの
エネルギー供給は維持； −ＣＰＵ全体並びにデータキャッシュ及び命令キャッシ
ュのパワーダウン； を含む。
フすることによりエネルギーの節約を達成することがで
きる。しかし、パワーダウンプロシージャはプロセシン
グの追加の待ち時間を導入し、この時間が上述の１０％
に付加される。これらのプロシージャは実際には、 −レジスタファイルの全ての内部レジスタ並びにコア内
に存在する他のユニット（例えばデコーディングユニッ
ト、実行ユニット）に供給するクロックをゲートするこ
とによりレジスタファイルを除くＣＰＵのパワーダウ
ン； −ＣＰＵの完全なパワーダウン、キャッシュメモリへの
エネルギー供給は維持； −ＣＰＵ全体並びにデータキャッシュ及び命令キャッシ
ュのパワーダウン； を含む。
【００１６】構造上の点から見ると、上述したオペレー
ションに続いてプロセッサのパワーを再投入する時にパ
ワーダウン前のプロセッサ自体を特徴づけるプロセッサ
の状態を復元する必要があるため、導入される待ち時間
は数十ナノ秒から数十/数百ミリ秒の範囲になる。従っ
て、上述のパワーダウンプロシージャはエネルギーの点
からも計算の点からも効果的でない。
ションに続いてプロセッサのパワーを再投入する時にパ
ワーダウン前のプロセッサ自体を特徴づけるプロセッサ
の状態を復元する必要があるため、導入される待ち時間
は数十ナノ秒から数十/数百ミリ秒の範囲になる。従っ
て、上述のパワーダウンプロシージャはエネルギーの点
からも計算の点からも効果的でない。
【００１７】
【発明が解決しようとする課題】従って、本発明の目的
は、上述した欠点を克服することができるマイクロプロ
セシングシステムアーキテクチャを構成することにあ
る。
は、上述した欠点を克服することができるマイクロプロ
セシングシステムアーキテクチャを構成することにあ
る。
【００１８】
【課題を解決するための手段】本発明によれば、この目
的は特許請求の範囲において特定した特徴を有するアー
キテクチャによって達成することができる。本発明は対
応するシステム、並びに対応する使用方法にも関する。
的は特許請求の範囲において特定した特徴を有するアー
キテクチャによって達成することができる。本発明は対
応するシステム、並びに対応する使用方法にも関する。
【００１９】本発明の解決方法は、本質的には、上述し
た態様に従うオペレーティングに予想される制御コード
をサポートするのに必要とされるリソース（ＣＰＵ、メ
モリ等）の二重化、一般に多重化は、最初から想定され
ている２つ（又はそれ以上）のＣＰＵを単一の最適化さ
れた（マイクロ）アーキテクチャ、即ち種々のＣＰＵの
コンパイラにより発生された命令を実行し得る単一の新
しいプロセッサに融合させることができれば避けること
ができるという認識に基づくものである。この場合に
は、前記新プロセッサは１以上の特別命令をデコード
し、例えばその機能を異なる命令セットに固有の２以上
の実行モードの間で切り換えることができなければなら
ないという唯一の要件がある。
た態様に従うオペレーティングに予想される制御コード
をサポートするのに必要とされるリソース（ＣＰＵ、メ
モリ等）の二重化、一般に多重化は、最初から想定され
ている２つ（又はそれ以上）のＣＰＵを単一の最適化さ
れた（マイクロ）アーキテクチャ、即ち種々のＣＰＵの
コンパイラにより発生された命令を実行し得る単一の新
しいプロセッサに融合させることができれば避けること
ができるという認識に基づくものである。この場合に
は、前記新プロセッサは１以上の特別命令をデコード
し、例えばその機能を異なる命令セットに固有の２以上
の実行モードの間で切り換えることができなければなら
ないという唯一の要件がある。
【００２０】この命令又はこれらの命令はＣＰＵに予め
関連するコンパイラを用いてコンパイルされた命令の各
セットの先頭に入れる。特に２つのステップが想定され
る。第１のステップはＣＰＵ１又はＣＰＵ２のコンパイ
ルフローを（そのまま）用いて各プロセスをコンパイル
する（以後、本発明は任意の数のこのようなＣＰＵに適
用し得るが、説明を簡単にするために２つの出発ＣＰＵ
について説明する）。第２のステップは各命令セットを
取り、その先頭に特別命令を入力し、最適化されたマイ
クロアーキテクチャのフレームワークにおけるＣＰＵ１
の実行モードとＣＰＵ２の実行モードとの間のモード切
り換えを信号し許可する。
関連するコンパイラを用いてコンパイルされた命令の各
セットの先頭に入れる。特に２つのステップが想定され
る。第１のステップはＣＰＵ１又はＣＰＵ２のコンパイ
ルフローを（そのまま）用いて各プロセスをコンパイル
する（以後、本発明は任意の数のこのようなＣＰＵに適
用し得るが、説明を簡単にするために２つの出発ＣＰＵ
について説明する）。第２のステップは各命令セットを
取り、その先頭に特別命令を入力し、最適化されたマイ
クロアーキテクチャのフレームワークにおけるＣＰＵ１
の実行モードとＣＰＵ２の実行モードとの間のモード切
り換えを信号し許可する。
【００２１】以上の解決方法はメモリ及び電力消費に関
し著しい節約をもたらす。更に、切り換え命令を検出す
る１つのフェッチユニット、（２つのＣＰＵ、ＣＰＵ１
及びＣＰＵ２の各々に対する）２つのデコーディングユ
ニット、単一のレジスタファイル、複数の実行ユニッ
ト、及びロード/ストアユニット（特別命令が検出され
ると、構成される）を使用するのみとすることができ
る。
し著しい節約をもたらす。更に、切り換え命令を検出す
る１つのフェッチユニット、（２つのＣＰＵ、ＣＰＵ１
及びＣＰＵ２の各々に対する）２つのデコーディングユ
ニット、単一のレジスタファイル、複数の実行ユニッ
ト、及びロード/ストアユニット（特別命令が検出され
ると、構成される）を使用するのみとすることができ
る。
【００２２】
【発明の実施の形態】本発明を図面を参照して実施例に
つき詳細に説明するが、本発明はこのような実施例に限
定されるものではない。
つき詳細に説明するが、本発明はこのような実施例に限
定されるものではない。
【００２３】本発明の模範的な実施例の詳細な説明
上述したように、本発明が基づく主な思想は、低い計算
ウェイト(例えば時間の１０％)のプロセスの実行をサポ
ートするために、プロセシングリソースの二重化は不要
であるという認識にある。図６に図式的に示すように、
本発明の解決方法は、既知の解決方法ではＣＰＵ１及び
ＣＰＵ２のような２以上の個別のＣＰＵで実行するよう
設計されたプロセスをアプリケーションによらずに実行
し得るＣＰＵ３で示す新しいプロセッサ又はＣＰＵアー
キテクチャを定義するものであり、新しいアーキテクチ
ャに対しリコンパイルする必要がある。
ウェイト(例えば時間の１０％)のプロセスの実行をサポ
ートするために、プロセシングリソースの二重化は不要
であるという認識にある。図６に図式的に示すように、
本発明の解決方法は、既知の解決方法ではＣＰＵ１及び
ＣＰＵ２のような２以上の個別のＣＰＵで実行するよう
設計されたプロセスをアプリケーションによらずに実行
し得るＣＰＵ３で示す新しいプロセッサ又はＣＰＵアー
キテクチャを定義するものであり、新しいアーキテクチ
ャに対しリコンパイルする必要がある。
【００２４】基本的には、本発明の解決方法のねらい
は、各ＣＰＵに想定されたもとのコンパイルフローを再
利用し、その下流に、対応するプロセスの実行をコンパ
チブルにする第２ステップを付加することにある。
は、各ＣＰＵに想定されたもとのコンパイルフローを再
利用し、その下流に、対応するプロセスの実行をコンパ
チブルにする第２ステップを付加することにある。
【００２５】特に、図７を参照して、第１のコンパイル
ステップにおいて、オペレーティングシステム用のプロ
セスOsTask1.1のソースコードを考察する。図１に示す
ようの伝統的なアーキテクチャでは、対応する命令は対
応するコンパイラを用いてＣＰＵ１で実行する必要があ
る。次に、同じ第１ステップにおいて、マルチメディア
オーディオ/ビデオ/グラフィックアプリケーション用の
プロセス(MmTask2.1)のソースコードのコンパイルを考
察する。このプロセスは、図１に示すような伝統的なア
ーキテクチャでは、この場合にもＣＰＵ１のコンパイラ
と異なる対応するコンパイラを用いてＣＰＵ２で実行さ
れる。更に、図１に示すようなスキームでは、２つのプ
ロセッサＣＰＵ１及びＣＰＵ２が独立の命令セットのア
ーキテクチャを有する点を思い出す必要がある。
ステップにおいて、オペレーティングシステム用のプロ
セスOsTask1.1のソースコードを考察する。図１に示す
ようの伝統的なアーキテクチャでは、対応する命令は対
応するコンパイラを用いてＣＰＵ１で実行する必要があ
る。次に、同じ第１ステップにおいて、マルチメディア
オーディオ/ビデオ/グラフィックアプリケーション用の
プロセス(MmTask2.1)のソースコードのコンパイルを考
察する。このプロセスは、図１に示すような伝統的なア
ーキテクチャでは、この場合にもＣＰＵ１のコンパイラ
と異なる対応するコンパイラを用いてＣＰＵ２で実行さ
れる。更に、図１に示すようなスキームでは、２つのプ
ロセッサＣＰＵ１及びＣＰＵ２が独立の命令セットのア
ーキテクチャを有する点を思い出す必要がある。
【００２６】次に、第２のステップを考察する。このス
テップでは（少なくとも）一つの新しい特別命令を丁度
発生された命令の頭に入力する。この特別命令は対応す
る命令セットに続く命令の所属を識別することができ
る。従って、この特別命令はＣＰＵ３がＣＰＵ１の命令
セットの実行モードからＣＰＵ２の命令セットの実行モ
ードに、及びその逆に切り換わることができるようにす
る手段を表す。
テップでは（少なくとも）一つの新しい特別命令を丁度
発生された命令の頭に入力する。この特別命令は対応す
る命令セットに続く命令の所属を識別することができ
る。従って、この特別命令はＣＰＵ３がＣＰＵ１の命令
セットの実行モードからＣＰＵ２の命令セットの実行モ
ードに、及びその逆に切り換わることができるようにす
る手段を表す。
【００２７】図８は、図１のアーキテクチャを、ＣＰＵ
３で示す単一のＣＰＵに、関連するキャッシュメモリ、
即ちデータキャッシュメモリＤＳ及び命令キャッシュメ
モリＩＳを設けることによりどのように巨視的観点から
簡略化できるかを示す。このように、対応するメモリサ
ブシステムはキャッシュメモリの二重化を必要とせず、
対応するバスにインタフェースするインタフェースＣＭ
Ｃを経るメインメモリＭＥＭへのアクセス要求の競合か
ら開放される。これから性能の明らかな改善が得られ
る。
３で示す単一のＣＰＵに、関連するキャッシュメモリ、
即ちデータキャッシュメモリＤＳ及び命令キャッシュメ
モリＩＳを設けることによりどのように巨視的観点から
簡略化できるかを示す。このように、対応するメモリサ
ブシステムはキャッシュメモリの二重化を必要とせず、
対応するバスにインタフェースするインタフェースＣＭ
Ｃを経るメインメモリＭＥＭへのアクセス要求の競合か
ら開放される。これから性能の明らかな改善が得られ
る。
【００２８】他方、プロセッサＣＰＵは、対応するコン
パイラにより発生されＣＰＵ１のタイプのプロセッサで
実行すべき命令もＣＰＵ２のタイプのプロセッサで実行
すべき命令も実行できなければならない。これは同様
に、２つのＣＰＵ間の実行モードの制御命令も実行でき
ることを想定している。
パイラにより発生されＣＰＵ１のタイプのプロセッサで
実行すべき命令もＣＰＵ２のタイプのプロセッサで実行
すべき命令も実行できなければならない。これは同様
に、２つのＣＰＵ間の実行モードの制御命令も実行でき
ることを想定している。
【００２９】図９はここに提案するＣＰＵ３のロジック
スキームを示す。命令はメモリにて単一プログラムカウ
ンタによりアドレスされ、Fetch & Alignで示すユニッ
トによりロードされる。このユニットは次に命令をＣＰ
Ｕ１及びＣＰＵ２の命令セットにコンパチブルなデコー
ディングユニットに送る。これらのデコーディングユニ
ットは両方とも、命令セット１に対する実行モードを命
令セット２に対する実行モードに及びその逆に切り換え
る特別命令の存在を検出することができる。こうして活
性化されたフラグをＣＰＵ内に存在する全てのユニット
に送って、そのＣＰＵ１−コンパチブルモード又はＣＰ
Ｕ２−コンパチブルモードのオペレーションを構成す
る。特に、図９において、このフラグはMode1_NotMode2
flagとして示す信号と同一である。最も簡単な実施例
では、このフラグは、ＣＰＵ３がＣＰＵ１の命令セット
で動作するとき論理値“１”を有し、ＣＰＵ３がＣＰＵ
２の命令セットで動作するとき論理値“０”を有する。
これと反対にすることもできること勿論である。
スキームを示す。命令はメモリにて単一プログラムカウ
ンタによりアドレスされ、Fetch & Alignで示すユニッ
トによりロードされる。このユニットは次に命令をＣＰ
Ｕ１及びＣＰＵ２の命令セットにコンパチブルなデコー
ディングユニットに送る。これらのデコーディングユニ
ットは両方とも、命令セット１に対する実行モードを命
令セット２に対する実行モードに及びその逆に切り換え
る特別命令の存在を検出することができる。こうして活
性化されたフラグをＣＰＵ内に存在する全てのユニット
に送って、そのＣＰＵ１−コンパチブルモード又はＣＰ
Ｕ２−コンパチブルモードのオペレーションを構成す
る。特に、図９において、このフラグはMode1_NotMode2
flagとして示す信号と同一である。最も簡単な実施例
では、このフラグは、ＣＰＵ３がＣＰＵ１の命令セット
で動作するとき論理値“１”を有し、ＣＰＵ３がＣＰＵ
２の命令セットで動作するとき論理値“０”を有する。
これと反対にすることもできること勿論である。
【００３０】ロードされた後続の命令を（Dec１及びDec
2で示すステージで）デコードし、機能(例えば加算)を
定義するビットフィールドをオペランドをアドレスする
ビットフィールドから分離する。対応するアドレスをレ
ジスタファイルに送り、レジスタファイルから命令のオ
ペランドを読み出す。これらのオペランドと実行すべき
機能を定義するビットを要求されたオペレーションを実
行する多数の実行ユニット（Execute1, ．．．，Execut
em, Execute2.2, Executem+1, ．．．， Executen, Exe
cute ．．．）に送る。次に、結果を図２及び図３と同
様にライトバックステージでレジスタファイルにリスト
アすることができる。その代わりに、ロード/ストアユ
ニットがメモリから/メモリへのデータの読出し/書込み
を行うことができ、各オペレーティングモードにはこの
目的用の命令が存在する。
2で示すステージで）デコードし、機能(例えば加算)を
定義するビットフィールドをオペランドをアドレスする
ビットフィールドから分離する。対応するアドレスをレ
ジスタファイルに送り、レジスタファイルから命令のオ
ペランドを読み出す。これらのオペランドと実行すべき
機能を定義するビットを要求されたオペレーションを実
行する多数の実行ユニット（Execute1, ．．．，Execut
em, Execute2.2, Executem+1, ．．．， Executen, Exe
cute ．．．）に送る。次に、結果を図２及び図３と同
様にライトバックステージでレジスタファイルにリスト
アすることができる。その代わりに、ロード/ストアユ
ニットがメモリから/メモリへのデータの読出し/書込み
を行うことができ、各オペレーティングモードにはこの
目的用の命令が存在する。
【００３１】特に、現在使用されていない実行モードと
コンパチブルであるユニット（例えば、デコーディング
ユニットDec1及びDec2）は電力を消費しないように適切
に“ターンオフ”することができることが認識されるで
あろう。
コンパチブルであるユニット（例えば、デコーディング
ユニットDec1及びDec2）は電力を消費しないように適切
に“ターンオフ”することができることが認識されるで
あろう。
【００３２】本発明の原理を損なうことなく、上述した
構成及び実施例の細部は特許請求の範囲に限定された本
発明の範囲から逸脱することなく広範囲に変更すること
ができること勿論であり、特に本発明の解決方法は種々
のＣＰＵに対する２以上の実行モードの間で複数の切り
換え命令を用いることにより一般化することができるこ
と明らかである。
構成及び実施例の細部は特許請求の範囲に限定された本
発明の範囲から逸脱することなく広範囲に変更すること
ができること勿論であり、特に本発明の解決方法は種々
のＣＰＵに対する２以上の実行モードの間で複数の切り
換え命令を用いることにより一般化することができるこ
と明らかである。
【図１】 ２以上のＣＰＵを用いる従来のプロセシング
システムの構成図である。
システムの構成図である。
【図２】 図１の従来のプロセシングシステムのＣＰＵ
１のロジックスキームを示す図である。
１のロジックスキームを示す図である。
【図３】 図１の従来のプロセシングシステムのＣＰＵ
２のロジックスキームを示す図である。
２のロジックスキームを示す図である。
【図４】 ＣＰＵ１で実行されるタスクとＣＰＵ２で実
行されるタスクの実行時間の比較を示す図である。
行されるタスクの実行時間の比較を示す図である。
【図５】 図４のタスクが２つのプロセッサＣＰＵ１及
びＣＰＵ２にどのように分配されるかを示す図である。
びＣＰＵ２にどのように分配されるかを示す図である。
【図６】 本発明によるＣＰＵアーキテクチャを示す概
念図である。
念図である。
【図７】 本発明によるアーキテクチャにおけるコンパ
イルステップを示す図である。
イルステップを示す図である。
【図８】 本発明によるアーキテクチャをブロック図で
示したものである。
示したものである。
【図９】 図８に示すアーキテクチャの構造の詳細とオ
ペレーションの詳細を示す図である。
ペレーションの詳細を示す図である。
ＣＰＵ３ 単一ＣＰＵ
ＩＳ 命令キャッシュメモリ
ＤＳ データキャッシュメモリ
ＭＥＭ メインメモリ
ＣＭＣ インタフェース
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アレッサンドロ クレモネージ
イタリア国 ロディ 20079 エッセ ア
ンジェロ ロディジアーノ ヴィア ダイ
ツ 102
(72)発明者 ファブリツィオ ロヴァティ
イタリア国 ミラノ 20092 チニゼッロ
バルサモ ヴィア コッレオーニ 15
(72)発明者 ダニーロ パウ
イタリア国 ミラノ 20099 セスト サ
ン ジョヴァンニ ヴィア ダンテ 131
Ｆターム(参考） 5B013 DD04
5B033 AA05 AA10 AA14 AA15 BA05
BE00 BE05
5B081 CC00 CC53
Claims (11)
- 【請求項１】 第１のＣＰＵ（ＣＰＵ１）により実行さ
れるようにコンパイルされ第２のＣＰＵ（ＣＰＵ２）で
は実行できない少なくとも一つの第１の命令セット（Os
Task1.1, OsTask1.2, ．．．）と第２のＣＰＵ（ＣＰＵ
２）により実行されるようにコンパイルされ第１のＣＰ
Ｕ（ＣＰＵ１）では実行できない少なくとも一つの第２
の命令セット（MmTask2.1, MmTask2.2, MmTask2.3,
．．．）を実行するプロセシングアーキテクチャであ
って、該アーキテクチャは、前記第１セットの命令（Os
Task1.1, OsTask1.2, ．．．）と前記第２セットの命令
（MmTask2.1, MmTask2.2, MmTask2.3, ．．．）の両方
を実行するよう構成された単一プロセッサ（ＣＰＵ３）
を具え、該単一プロセッサ（ＣＰＵ３）は、該プロセッ
サが少なくとも前記第１セットの命令（OsTask1.1, OsT
ask1.2, ．．．）を実行する第１動作モードと該プロセ
ッサが前記第２セットの命令（MmTask2.1, MmTask2.2,
MmTask2.3, ．．．）を実行する第２動作モードとの間
で選択的に切り換え可能であり、前記単一プロセッサ
（ＣＰＵ３）は、少なくとも前記第１動作モードと前記
第２動作モードとの間で少なくとも一つの切り換え命令
（Mode1_NotMode2 flag）を認識し、前記少なくとも一
つの切り換え命令に従って前記第１動作モードと前記第
２動作モードとの間の切り換えを実行するよう構成する
ことを特徴とするプロセシングアーキテクチャ。 - 【請求項２】 前記単一プロセッサ（ＣＰＵ３）はデー
タ用の単一キャッシュ（ＤＳ）に関連することを特徴と
する請求項１記載のアーキテクチャ。 - 【請求項３】 前記単一プロセッサ（ＣＰＵ３）は命令
用の単一キャッシュに関連することを特徴とする請求項
１又は２記載のアーキテクチャ。 - 【請求項４】 前記単一プロセッサ（ＣＰＵ３）はバス
を介してメインメモリと対話する単一インタフェース
（ＣＭＣ）に関連することを特徴とする請求項１−３の
何れかに記載のアーキテクチャ。 - 【請求項５】 メモリ内の前記命令をアドレスするため
に単一プログラムカウンタが設けられていることを特徴
とする請求項１−４の何れかに記載のアーキテクチャ。 - 【請求項６】 前記単一プログラム（ＣＰＵ３）は、前
記第１セットの命令（OsTask1.1, OsTask1.2, ．．．）
及び前記第２セットの命令（MmTask2.1, MmTask2.2, Mm
Task2.3, ．．．）をそれぞれデコーディングする少な
くとも一つの第１のデコーディングモジュール（ＤＥＣ
１）及び少なくとも一つの第２のデコーディングモジュ
ール（ＤＥＣ２）を具えることを特徴とする請求項１−
５の何れかに記載のアーキテクチャ。 - 【請求項７】 前記第１セットの命令（OsTask1.1, OsT
ask1.2, ．．．）及び前記第２セットの命令（MmTask2.
1, MmTask2.2, MmTask2.3, ．．．）のオペランドを読
み出すためのレジスタの統合ファイル（レジスタファイ
ル）を具えることを特徴とする請求項１−６の何れかに
記載のアーキテクチャ。 - 【請求項８】 前記第１の動作モード又は前記第２の動
作モードにおいて命令の実行に使用されないとき選択的
に非活性化し得るユニットを具えることを特徴とする請
求項１−７の何れかに記載のアーキテクチャ。 - 【請求項９】 請求項１−８の何れかに記載のアーキテ
クチャを実現するプロセシングシステム。 - 【請求項１０】 請求項９に記載のプロセシングシステ
ムを使用する方法であって、 前記少なくとも一つの第１の命令セット（OsTask1.1, O
sTask1.2, ．．．）の命令のセットと前記少なくとも一
つの第２の命令セット（MmTask2.1, MmTask2.2, MmTask
2.3, ．．．）の命令のセットをコンパイルするオペレ
ーションと、 前記少なくとも一つの切り換え命令（Mode1_NotMode2 f
lag）を前記命令のセットの先頭に付与するオペレーシ
ョンと、を具えることを特徴とするプロセシングシステ
ムの使用方法。 - 【請求項１１】 前記第１のＣＰＵ（ＣＰＵ１）及び前
記第２のＣＰＵ（ＣＰＵ２）のコンパイルフローをその
まま用いて各プロセスをコンパイルし、前記切り換え命
令（Mode1_NotMode2 flag）を前記命令のセットの先頭
に入力することを特徴とする請求項１０記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01830814:8 | 2001-12-27 | ||
| EP01830814A EP1324191A1 (en) | 2001-12-27 | 2001-12-27 | Processor architecture, related system and method of operation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003208306A true JP2003208306A (ja) | 2003-07-25 |
Family
ID=8184843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002347918A Pending JP2003208306A (ja) | 2001-12-27 | 2002-11-29 | プロセシングアーキテクチャ、該アーキテクチャ実現システム及び該システムのオペレーション方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030145189A1 (ja) |
| EP (1) | EP1324191A1 (ja) |
| JP (1) | JP2003208306A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7536534B2 (en) | 2003-02-27 | 2009-05-19 | Nec Electronics Corporation | Processor capable of being switched among a plurality of operating modes, and method of designing said processor |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1378824A1 (en) | 2002-07-02 | 2004-01-07 | STMicroelectronics S.r.l. | A method for executing programs on multiple processors and corresponding processor system |
| US7809926B2 (en) * | 2006-11-03 | 2010-10-05 | Cornell Research Foundation, Inc. | Systems and methods for reconfiguring on-chip multiprocessors |
| US20100153693A1 (en) * | 2008-12-17 | 2010-06-17 | Microsoft Corporation | Code execution with automated domain switching |
| US20120159127A1 (en) * | 2010-12-16 | 2012-06-21 | Microsoft Corporation | Security sandbox |
| KR20210017249A (ko) * | 2019-08-07 | 2021-02-17 | 삼성전자주식회사 | 프로세서 코어들과 다양한 버전의 isa들을 이용하여 명령어들을 실행하는 전자 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0344951A3 (en) * | 1988-05-31 | 1991-09-18 | Raytheon Company | Method and apparatus for controlling execution speed of computer processor |
| US5884057A (en) * | 1994-01-11 | 1999-03-16 | Exponential Technology, Inc. | Temporal re-alignment of a floating point pipeline to an integer pipeline for emulation of a load-operate architecture on a load/store processor |
| GB2289353B (en) * | 1994-05-03 | 1997-08-27 | Advanced Risc Mach Ltd | Data processing with multiple instruction sets |
| US5638525A (en) * | 1995-02-10 | 1997-06-10 | Intel Corporation | Processor capable of executing programs that contain RISC and CISC instructions |
| US6408386B1 (en) * | 1995-06-07 | 2002-06-18 | Intel Corporation | Method and apparatus for providing event handling functionality in a computer system |
| JP3451595B2 (ja) * | 1995-06-07 | 2003-09-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 二つの別個の命令セット・アーキテクチャへの拡張をサポートすることができるアーキテクチャ・モード制御を備えたマイクロプロセッサ |
| US5930490A (en) * | 1996-01-02 | 1999-07-27 | Advanced Micro Devices, Inc. | Microprocessor configured to switch instruction sets upon detection of a plurality of consecutive instructions |
| KR100513138B1 (ko) * | 1996-01-24 | 2005-09-07 | 선 마이크로시스템즈 인코퍼레이티드 | 네트워크 또는 로컬 메모리로부터 수신된 명령 세트를실행하는 프로세서 및 컴퓨터 시스템 |
| US5951689A (en) * | 1996-12-31 | 1999-09-14 | Vlsi Technology, Inc. | Microprocessor power control system |
| DE19705507C1 (de) * | 1997-02-13 | 1998-06-18 | Siemens Ag | Steuergerät |
| GB2323188B (en) * | 1997-03-14 | 2002-02-06 | Nokia Mobile Phones Ltd | Enabling and disabling clocking signals to elements |
| US6430674B1 (en) * | 1998-12-30 | 2002-08-06 | Intel Corporation | Processor executing plural instruction sets (ISA's) with ability to have plural ISA's in different pipeline stages at same time |
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-
2001
- 2001-12-27 EP EP01830814A patent/EP1324191A1/en not_active Withdrawn
-
2002
- 2002-11-29 JP JP2002347918A patent/JP2003208306A/ja active Pending
- 2002-12-18 US US10/323,588 patent/US20030145189A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1324191A1 (en) | 2003-07-02 |
| US20030145189A1 (en) | 2003-07-31 |
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