JPH03165067A - シリコン薄膜トランジスタ - Google Patents
シリコン薄膜トランジスタInfo
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- JPH03165067A JPH03165067A JP30434589A JP30434589A JPH03165067A JP H03165067 A JPH03165067 A JP H03165067A JP 30434589 A JP30434589 A JP 30434589A JP 30434589 A JP30434589 A JP 30434589A JP H03165067 A JPH03165067 A JP H03165067A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに係り、特にイオン注入法を
用いずに作製可能なシリコン薄膜トランジスタに関する
。
用いずに作製可能なシリコン薄膜トランジスタに関する
。
近年、液晶やイメージ・センサ等の平面デイスプレィ装
置のスイッチング回路等に有用な素子として、大面積化
の可能な方法で透明基板上に形成出来る薄膜トランジス
タ（以下ＴＰＴという）の研究が進んでいる。
置のスイッチング回路等に有用な素子として、大面積化
の可能な方法で透明基板上に形成出来る薄膜トランジス
タ（以下ＴＰＴという）の研究が進んでいる。
透明基板、例えばガラス基板上にＴＰＴを作りつける場
合、ＴＰＴの作製工程のすべてをガラス基板の軟化点温
度より低い温度で行う必要がある。
合、ＴＰＴの作製工程のすべてをガラス基板の軟化点温
度より低い温度で行う必要がある。
そのため透明基板として高温に耐える石英基板を用いて
いたが、高価な石英基板を用いずに、特性的にもすぐれ
たＴＰＴとして多結晶シリコン膜を活性層として用い、
イオン注入法によって低温で不純物を注入・拡散して、
ソース・ドレイン領域を形成する多結晶シリコンＴＰＴ
が一般的に用いられている（例えば応用物理第５６巻第
１０号ｐｐ１３７１ （１２３）〜ｐｐ１３７８ （１
３０）参照）。
いたが、高価な石英基板を用いずに、特性的にもすぐれ
たＴＰＴとして多結晶シリコン膜を活性層として用い、
イオン注入法によって低温で不純物を注入・拡散して、
ソース・ドレイン領域を形成する多結晶シリコンＴＰＴ
が一般的に用いられている（例えば応用物理第５６巻第
１０号ｐｐ１３７１ （１２３）〜ｐｐ１３７８ （１
３０）参照）。
ところがこれらの低温形成可能な多結晶シリコンＴＰＴ
を用いた装置の大型化に伴い、当然ＴＰＴ素子を含む基
板の大面積化が不可欠となる。
を用いた装置の大型化に伴い、当然ＴＰＴ素子を含む基
板の大面積化が不可欠となる。
この場合、不純物のイオン注入装置の大型化が大変困難
であるという問題がある。またイオン注人装置は設備投
資の面でも高価なものであり、素子のコストアップの一
因になっている。
であるという問題がある。またイオン注人装置は設備投
資の面でも高価なものであり、素子のコストアップの一
因になっている。
従って本発明の目的はイオン注入法を用いずにガラス基
板上に低温プロセスで作製できるＴＰＴを提供するもの
である。
板上に低温プロセスで作製できるＴＰＴを提供するもの
である。
上記目的を達成するため、本発明者は鋭意研究の結果、
ゲルマニウム層への不純物拡散が低温で行われることに
着目し、多結晶シリコン膜を活性層として用い、ソース
・ドレイン領域が多結晶ゲルマニウム膜から成るシリコ
ンＴＰＴを開発した。
ゲルマニウム層への不純物拡散が低温で行われることに
着目し、多結晶シリコン膜を活性層として用い、ソース
・ドレイン領域が多結晶ゲルマニウム膜から成るシリコ
ンＴＰＴを開発した。
本発明の一実施例を第１図、第２図を用い、ＰＭＯＳシ
リコンＴＦＴの例について説明する。
リコンＴＦＴの例について説明する。
第１図（ａ）は本発明のＰ−ＭＯＳシリコンＴＰＴの断
面構造図、第１図（ｂ）はチャネル部への拡大図、第２
図は本発明のシリコンＴＰＴの製造工程説明図である。
面構造図、第１図（ｂ）はチャネル部への拡大図、第２
図は本発明のシリコンＴＰＴの製造工程説明図である。
図中、１はガラス基板、２は多結晶シリコン膜、３．３
′は多結晶ゲルマニウム膜、４はゲート酸化膜、５は多
結晶シリコンから成るゲート電極、７はアルミニウム配
線層、８はパッシベーション膜を示す。
′は多結晶ゲルマニウム膜、４はゲート酸化膜、５は多
結晶シリコンから成るゲート電極、７はアルミニウム配
線層、８はパッシベーション膜を示す。
第１図では、例えば５ｉ０２膜から成るゲート酸化膜４
下の多結晶シリコン層（第１図（ｂ）のＡ部分）がチャ
ネルを形成する活性層であり、Ｐ゛型型詰結晶ゲルマニ
ウム膜３゛ソース・ドレイン領域として作用する。
下の多結晶シリコン層（第１図（ｂ）のＡ部分）がチャ
ネルを形成する活性層であり、Ｐ゛型型詰結晶ゲルマニ
ウム膜３゛ソース・ドレイン領域として作用する。
次に第２図を参照しつつ、本発明のＴＰＴの製造方法を
説明する。
説明する。
（１）例エハコーニンク社のコーニング７０５９（商品
名）から成るガラス基板１上に、減圧ＣＶＤ法によって
多結晶シリコン膜２を例えば約５００人成膜する。この
場合の成膜条件は次の通りである。（第２図（ａ）参照
）。
名）から成るガラス基板１上に、減圧ＣＶＤ法によって
多結晶シリコン膜２を例えば約５００人成膜する。この
場合の成膜条件は次の通りである。（第２図（ａ）参照
）。
２５％ ５ｉＨａ／Ｈｅ流量：５００ＳＣＣＭＨｅ流量
：ＩＳＬＭ 圧力 ：０．３Ｔｏｒｒ 基板温度 ：５７０℃ （２）成膜した多結晶シリコン膜２上に減圧ＣＶＤ法で
多結晶ゲルマニウムＷＩ３を成膜する。成膜条件は次の
通りである。
：ＩＳＬＭ 圧力 ：０．３Ｔｏｒｒ 基板温度 ：５７０℃ （２）成膜した多結晶シリコン膜２上に減圧ＣＶＤ法で
多結晶ゲルマニウムＷＩ３を成膜する。成膜条件は次の
通りである。
５％ Ｇ ｅ Ｈ４／ Ｈｅ流量：５００ＳＣＣＭＨｅ
ｉｉｉ ・ ＩＳＬＭ 圧力 ： ０．３Ｔｏｒｒ 基板温度 ２５３０℃ 多結晶ゲルマニウム膜３の成膜後エツチングを行い、多
結晶シリコンのチャネル部Ａを開口する（第２図（ｂ）
参照）。
ｉｉｉ ・ ＩＳＬＭ 圧力 ： ０．３Ｔｏｒｒ 基板温度 ２５３０℃ 多結晶ゲルマニウム膜３の成膜後エツチングを行い、多
結晶シリコンのチャネル部Ａを開口する（第２図（ｂ）
参照）。
（３） この基板を例えば約６００°Ｃの低温で約２
０時間窒素雰囲気中でアニールして多結晶シリコン膜２
と多結晶ゲルマニウム膜３の境界部に合金層２′を形成
する。
０時間窒素雰囲気中でアニールして多結晶シリコン膜２
と多結晶ゲルマニウム膜３の境界部に合金層２′を形成
する。
（４）アニール後の基板全体に、例えばスパッタ法でＳ
ｉ０２膜を例えば約２０００人の厚さに形成し、次に
多結晶シリコン膜を約５００〜１０００人の厚さに形成
後、ゲート電極部分以外を選択的に除去して、ゲート酸
化膜４、多結晶シリコンから成るゲート電極５を形成す
る（第２図（ｃ）参照）。
ｉ０２膜を例えば約２０００人の厚さに形成し、次に
多結晶シリコン膜を約５００〜１０００人の厚さに形成
後、ゲート電極部分以外を選択的に除去して、ゲート酸
化膜４、多結晶シリコンから成るゲート電極５を形成す
る（第２図（ｃ）参照）。
（５）次に基板全体に約５０〜５００人の厚さのインジ
ウム（Ｉ ｎ）層１０を蒸着し、５００°Ｃで３０分間
窒素雰囲気中で加熱し、多結晶ゲルマニウム層をＰ゛型
領領域３′する。この場合Ｉｎは多結晶シリコンから成
るゲート電極５にも多少吸収されるが、ゲート酸化膜の
存在により、活性層となる多結晶シリコン層部分（Ａ）
までは影響しない（第２図（ｄ）参照）。
ウム（Ｉ ｎ）層１０を蒸着し、５００°Ｃで３０分間
窒素雰囲気中で加熱し、多結晶ゲルマニウム層をＰ゛型
領領域３′する。この場合Ｉｎは多結晶シリコンから成
るゲート電極５にも多少吸収されるが、ゲート酸化膜の
存在により、活性層となる多結晶シリコン層部分（Ａ）
までは影響しない（第２図（ｄ）参照）。
（６）ＳｉＯｇ膜６をＣＶＤ法で約３０００人の厚さに
成膜して層間絶縁膜とし、ソース・ドレイン領域上にコ
ンタクト窓を開口後、Ａｆｆｉ配線層７を形成する。最
後にパッシベーション膜８を被覆して第１図（ａ）の如
きＴＰＴを完成する。
成膜して層間絶縁膜とし、ソース・ドレイン領域上にコ
ンタクト窓を開口後、Ａｆｆｉ配線層７を形成する。最
後にパッシベーション膜８を被覆して第１図（ａ）の如
きＴＰＴを完成する。
このＰ−ＭＯＳシリコンＴＰＴの特性は次の通りであっ
た。
た。
ゲート幅（Ｗ）：１００μｍ、ゲート長（Ｌ）：１０ａ
ｍの素子で、 ホール移動度： ３ｃｖａ”／Ｖ −ｓ ｅ ｃ。
ｍの素子で、 ホール移動度： ３ｃｖａ”／Ｖ −ｓ ｅ ｃ。
ドレイン電流：１ＯｔＩＡ
しきい値電圧ニアＶ
リーク電流 ：１ｏｏｐＡ
なお、上記実施例においては多結晶シリコン膜２や多結
晶ゲルマニウム膜３を減圧ＣＶＤ法で形成した例につい
て述べたが、本発明は低温でガラス基板上に形成できる
ものであれば、これに限られず、例えば蒸着法、スパッ
タ法等他の成膜法も用いることができる。
晶ゲルマニウム膜３を減圧ＣＶＤ法で形成した例につい
て述べたが、本発明は低温でガラス基板上に形成できる
ものであれば、これに限られず、例えば蒸着法、スパッ
タ法等他の成膜法も用いることができる。
また上記実施例では、例えばｐ型不純物としてＩｎを用
いたＰ−ＭＯＳシリコンＴＰＴについて説明したが、本
発明はＰ−ＭＯＳシリコンＴＰＴに限定されず、ｎ−Ｍ
ＯＳシリコンＴＰＴを作製する場合は例えばｎ型不純物
としてアンチモン（Ａｓ）を用いて同様に低温プロセス
で作製出来ることは云うまでもない。
いたＰ−ＭＯＳシリコンＴＰＴについて説明したが、本
発明はＰ−ＭＯＳシリコンＴＰＴに限定されず、ｎ−Ｍ
ＯＳシリコンＴＰＴを作製する場合は例えばｎ型不純物
としてアンチモン（Ａｓ）を用いて同様に低温プロセス
で作製出来ることは云うまでもない。
本発明の如く構成することによって、ガラス基板の如き
低軟化点を有する透明基板上に低温プロセスでＴＰＴを
作製できるとともに、高価な設備を必要とするイオン注
入法を用いることなくＴＰＴを作製することができる。
低軟化点を有する透明基板上に低温プロセスでＴＰＴを
作製できるとともに、高価な設備を必要とするイオン注
入法を用いることなくＴＰＴを作製することができる。
従って、大面積化したＴＰＴの製造コストが大幅に節減
出来た。
出来た。
第１図は本発明の一実施例であるＰ−ＭＯＳシリコンＴ
ＰＴの断面構造図、 第２図は本発明のＴＰＴの製造工程説明図である。 ｌ−ガラス基板、 ２−多結晶シリコン膜、 ２−Ａ−ｍ−チャネル部、 ３−多結晶ゲルマニウム膜、 ３ ’−ｎ ”型ゲルマニウム膜、 ４−ゲート酸化膜、 ５−ゲート電極、 ６−層間絶縁膜、 ７−・へ！配線層、 ８− パッシベーション膜。
ＰＴの断面構造図、 第２図は本発明のＴＰＴの製造工程説明図である。 ｌ−ガラス基板、 ２−多結晶シリコン膜、 ２−Ａ−ｍ−チャネル部、 ３−多結晶ゲルマニウム膜、 ３ ’−ｎ ”型ゲルマニウム膜、 ４−ゲート酸化膜、 ５−ゲート電極、 ６−層間絶縁膜、 ７−・へ！配線層、 ８− パッシベーション膜。
Claims (1)
- 活性層が多結晶シリコン層から成り、ソース・ドレイ
ン領域が多結晶ゲルマニウム層から成るシリコン薄膜ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30434589A JP2837473B2 (ja) | 1989-11-22 | 1989-11-22 | シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30434589A JP2837473B2 (ja) | 1989-11-22 | 1989-11-22 | シリコン薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165067A true JPH03165067A (ja) | 1991-07-17 |
| JP2837473B2 JP2837473B2 (ja) | 1998-12-16 |
Family
ID=17931896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30434589A Expired - Fee Related JP2837473B2 (ja) | 1989-11-22 | 1989-11-22 | シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2837473B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753541A (en) * | 1995-04-27 | 1998-05-19 | Nec Corporation | Method of fabricating polycrystalline silicon-germanium thin film transistor |
-
1989
- 1989-11-22 JP JP30434589A patent/JP2837473B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753541A (en) * | 1995-04-27 | 1998-05-19 | Nec Corporation | Method of fabricating polycrystalline silicon-germanium thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2837473B2 (ja) | 1998-12-16 |
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