JPH0316254A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0316254A JPH0316254A JP15134489A JP15134489A JPH0316254A JP H0316254 A JPH0316254 A JP H0316254A JP 15134489 A JP15134489 A JP 15134489A JP 15134489 A JP15134489 A JP 15134489A JP H0316254 A JPH0316254 A JP H0316254A
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- Japan
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- semiconductor integrated
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- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000015654 memory Effects 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体集積回路に係わり、特に面積効率を改良
した並列処理用半導＃集積回路に関する．
した並列処理用半導＃集積回路に関する．
第４図は例えば特開昭６３−１１４１４２号公報に示さ
れたこの種の従来の半導体集積回路を示す構或図である
．図において、１はＬＳＩチップ、２は配線領域、３ア
ドレスバス、４はデータパス、５は論理区画、６は配線
、７はマクロセルである．図において、ＬＳＩチツプｌ
上には、それぞれのマクロセル７を接続する配線領域２
及びアドレスバス３がそれぞれ横方向に交互に配線され
、同様に配線領域２とデータバス４がそれぞれ縦方向に
交互に配置されている．又、ＬＳＩチツプ１上の纒及び
横方向に延在する各マクロセル間の配線頭域２とアドレ
スバス３、データバス４によって囲まれるａｗｉを論理
区画５とし、マクロセル７の存在する領域として割り当
てるようにしている．このように並列演算の可能な集積
装置では演算を行う部分をマトリックス状に規則的に配
置するのが一般的である．
れたこの種の従来の半導体集積回路を示す構或図である
．図において、１はＬＳＩチップ、２は配線領域、３ア
ドレスバス、４はデータパス、５は論理区画、６は配線
、７はマクロセルである．図において、ＬＳＩチツプｌ
上には、それぞれのマクロセル７を接続する配線領域２
及びアドレスバス３がそれぞれ横方向に交互に配線され
、同様に配線領域２とデータバス４がそれぞれ縦方向に
交互に配置されている．又、ＬＳＩチツプ１上の纒及び
横方向に延在する各マクロセル間の配線頭域２とアドレ
スバス３、データバス４によって囲まれるａｗｉを論理
区画５とし、マクロセル７の存在する領域として割り当
てるようにしている．このように並列演算の可能な集積
装置では演算を行う部分をマトリックス状に規則的に配
置するのが一般的である．
【発明が解決しようとする課１！］
しかしながら、このような従来の半導体集積回路では、
並列演算を行う場合、一定の手順の演算処理を一定の記
憶領域に対して行うことが多く、ある限られた処理だけ
を必要としている．このため、並列演算装置を汎用のプ
ロセッサとメモリで楕或すると、使用されていない無駄
な部分が多くなり、必ずしも面積効率が良いとは言えな
いという問題点があった． 本発明は、上記従来の方式の問題点を解決するべくなさ
れたもので、プログラム用メモリ素子を複数のブロック
で共有することにより、面積効率の高い、並列演算に適
した半導体集積回路を提供することを課題とする． （課題を解決するための手段】 本発明は、演算プロセッサとメモリを含むブロックを基
板上に複数個、規則的に配置した半導体集積回路におい
て、相互に隣接したブロック間を接続してグループとな
し、各グループでプログラム用メモリを共有するように
して、上記課題を達成したものである．
並列演算を行う場合、一定の手順の演算処理を一定の記
憶領域に対して行うことが多く、ある限られた処理だけ
を必要としている．このため、並列演算装置を汎用のプ
ロセッサとメモリで楕或すると、使用されていない無駄
な部分が多くなり、必ずしも面積効率が良いとは言えな
いという問題点があった． 本発明は、上記従来の方式の問題点を解決するべくなさ
れたもので、プログラム用メモリ素子を複数のブロック
で共有することにより、面積効率の高い、並列演算に適
した半導体集積回路を提供することを課題とする． （課題を解決するための手段】 本発明は、演算プロセッサとメモリを含むブロックを基
板上に複数個、規則的に配置した半導体集積回路におい
て、相互に隣接したブロック間を接続してグループとな
し、各グループでプログラム用メモリを共有するように
して、上記課題を達成したものである．
本発明においては、演算プロセッサとメモリを含むブロ
ックを規則的に配置し、相互に隣接したブロック間を接
続してグループとし、各グループでプログラム用メモリ
を共有するようにしているので、各ブロック毎にプログ
ラム用メモリを設けた場合に比べて、並列演算処理時の
構戒素子の無駄を排除することができ、面積効率を向上
することができる．
ックを規則的に配置し、相互に隣接したブロック間を接
続してグループとし、各グループでプログラム用メモリ
を共有するようにしているので、各ブロック毎にプログ
ラム用メモリを設けた場合に比べて、並列演算処理時の
構戒素子の無駄を排除することができ、面積効率を向上
することができる．
以下、図面に基づいて本発明の実施例を詳細に説明する
． 第１図は本発明による半導体集積回路の一実施例を示す
構戒図、第２図はこの実施例の使用例を示す説明図、第
３図は各ブロックが隣接するブロックを参照する順番を
例示する説明図である．第ｌ図において、１１はメモリ
と演算プロセッサで構成された機能ブロック、１２はプ
ログラム用メモリ、１３はこのプログラム用メモリ１２
を共有するブロック１１を接続する配線、１４は隣接す
るブロックを接続する配線である．ここでは、１つのブ
ロック１１に含まれるメモリの内容が、周囲の４つのブ
ロック１１に含まれるメモリの内容に関連し、それらに
より決定されるものとする．この相関関係は当該演算な
どの当該装置が係わる作業の内容により定められるもの
で、ここに示したのは単なる例示に過ぎない．今、第１
図のブロック１１を第２図のように、斜線を施したブロ
ックと斜線を施していないブロックの２種類のグループ
に分けると、第１グループのブロックに含まれるメモリ
の内容は、上記の仮定により第２グループのブロックに
含まれるメモリの内容だけで決定される．従って、同一
グループに属するあるブロックは、他のブロックに影響
されることがなく、これらのブロックは同時に動作する
ことができる．またこのとき、グループにまたがる１９
１ｌ接するブロックを参照する順序を一定の関係に保っ
ておけば、例えば第３図のようにブロックＡから参照す
る場合、ブロックＮ→ブロックＷ→ブロックＳ→ブロッ
クＥのように参照するものと定めておけば、同じブロッ
クを同時に参照しなくて済む． 以上のようなブロック配列により要求された演算処理が
なされ、その間必要に応じて各グループに接続された共
有メモリ１２を使用すれば、動作時の無駄を排除するこ
とができる． ス、第１図と第２図を比較するとわかるように、第２図
のようなグループ分けは第１図の構成で可能である．即
ち、例えば第１図のような構成により、例えば第２図の
ようにグループ分けを行うことにより、効率的な並列演
算を行うことができる。
． 第１図は本発明による半導体集積回路の一実施例を示す
構戒図、第２図はこの実施例の使用例を示す説明図、第
３図は各ブロックが隣接するブロックを参照する順番を
例示する説明図である．第ｌ図において、１１はメモリ
と演算プロセッサで構成された機能ブロック、１２はプ
ログラム用メモリ、１３はこのプログラム用メモリ１２
を共有するブロック１１を接続する配線、１４は隣接す
るブロックを接続する配線である．ここでは、１つのブ
ロック１１に含まれるメモリの内容が、周囲の４つのブ
ロック１１に含まれるメモリの内容に関連し、それらに
より決定されるものとする．この相関関係は当該演算な
どの当該装置が係わる作業の内容により定められるもの
で、ここに示したのは単なる例示に過ぎない．今、第１
図のブロック１１を第２図のように、斜線を施したブロ
ックと斜線を施していないブロックの２種類のグループ
に分けると、第１グループのブロックに含まれるメモリ
の内容は、上記の仮定により第２グループのブロックに
含まれるメモリの内容だけで決定される．従って、同一
グループに属するあるブロックは、他のブロックに影響
されることがなく、これらのブロックは同時に動作する
ことができる．またこのとき、グループにまたがる１９
１ｌ接するブロックを参照する順序を一定の関係に保っ
ておけば、例えば第３図のようにブロックＡから参照す
る場合、ブロックＮ→ブロックＷ→ブロックＳ→ブロッ
クＥのように参照するものと定めておけば、同じブロッ
クを同時に参照しなくて済む． 以上のようなブロック配列により要求された演算処理が
なされ、その間必要に応じて各グループに接続された共
有メモリ１２を使用すれば、動作時の無駄を排除するこ
とができる． ス、第１図と第２図を比較するとわかるように、第２図
のようなグループ分けは第１図の構成で可能である．即
ち、例えば第１図のような構成により、例えば第２図の
ようにグループ分けを行うことにより、効率的な並列演
算を行うことができる。
以上説明したように、本発明によれば、相互に隣接した
ブロック間を接続してグループとし、各グループでプロ
グラム用メモリを共有するようにしているので、面積効
率が良い並列演算用の半導体集積回路を提供できる効果
がある． 又、ブロックを規則的に配置しているので、１つのブロ
ックを設計すれば、他のブロックもその繰返しとして与
えられ、設計が容易になるという効果もある．
ブロック間を接続してグループとし、各グループでプロ
グラム用メモリを共有するようにしているので、面積効
率が良い並列演算用の半導体集積回路を提供できる効果
がある． 又、ブロックを規則的に配置しているので、１つのブロ
ックを設計すれば、他のブロックもその繰返しとして与
えられ、設計が容易になるという効果もある．
【図面の簡単な説明】
第１図は、本発明による半導体集積回路の一実施例を示
す構成図、 第２図は、第ｌ図の実施例の使用例を示す説明図、 第３図は、各ブロックがその隣接するブロックを参照す
る順番を例示した説明図、 第４図は、従来の半導体集積回路を示す構成図である， １・・・ＬＳＩチップ、 １１・・・ブロック、 １２・・・プログラム用メモリ、 １３、１４・・・配線．
す構成図、 第２図は、第ｌ図の実施例の使用例を示す説明図、 第３図は、各ブロックがその隣接するブロックを参照す
る順番を例示した説明図、 第４図は、従来の半導体集積回路を示す構成図である， １・・・ＬＳＩチップ、 １１・・・ブロック、 １２・・・プログラム用メモリ、 １３、１４・・・配線．
Claims (1)
- （１）演算プロセッサとメモリを含むブロックを基板上
に複数個、規則的に配置した半導体集積回路において、 相互に隣接したブロック間を接続してグループとなし、 各グループでプログラム用メモリを共有することを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15134489A JPH0316254A (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15134489A JPH0316254A (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316254A true JPH0316254A (ja) | 1991-01-24 |
Family
ID=15516516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15134489A Pending JPH0316254A (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072616A (ja) * | 2005-09-05 | 2007-03-22 | Sony Corp | 共有メモリ装置 |
-
1989
- 1989-06-14 JP JP15134489A patent/JPH0316254A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072616A (ja) * | 2005-09-05 | 2007-03-22 | Sony Corp | 共有メモリ装置 |
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