JPH031616A - Ａ／ｄコンバータのテスト回路及びそれを備えたマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、プログラム命令に基づいて直列抵抗回路網の
任意の接続点に現れる電位をチェックするのに好適なＡ
／Ｄコンバータのテスト回路、及び該Ａ／Ｄコンバータ
のテスト回路を備えたマイクロコンピュ・−夕に関する
ものである。

（ロ）従来の技術 一般に、逐次比較型にしても一括比較型にしても、Ａ／
Ｄコンバータには、複数の抵抗を直列接続した直列抵抗
回路網が設けられている。そして、逐次比較型Ａ／Ｄコ
ンバータの場合、ビット分解能に応じた回数だけ直列抵
抗回路網の任意の接続点における電位をフンパレータの
一方の入力端子に逐次印加し、且つＡ／Ｄ変換すべきア
ナログ信号を該コンパレータの他方の入力端子に常時印
加し、これより該コンパレータの逐次比較結果に基づき
、Ａ／Ｄ変換結果を得ている。また、−括比較型Ａ／Ｄ
コンバータの場合、直列抵抗回路網を構成する各抵抗に
１対１に対応してコンパレータが設けられており、即ち
該直列抵抗回路網の各接続点に現れる電位を各コンパレ
ータの一方の入力端子に印加し、且つＡ／Ｄ変換すべき
アナログ信号を各コンパレータの他方の入力端子に共通
印加し、これより各コンパレータの比較結果に基づき、
Ａ／Ｄ変換結果を得ている。

ここでマイクロコンピュータに内蔵されたりする逐次或
は−括比較型Ａ／Ｄコンバータにおいては、該マイクロ
コンピュータの出荷以前に、Ａ／Ｄコンバータ内部の直
列抵抗回路網の各接続点に現れる電位が正常値であるか
否かをチェックしておかなければならない。そうしなけ
れば正しいＡ／ｐ変換結果が得られないことになってし
まう。

そこで従来は、逐次或は−括比較型Ａ／Ｄコンバータ内
部における上述のコンパレータの他方の入力端子に基準
電圧を印加した状態で、直列抵抗回路網の各接続点の数
だけプログラム命令を実行することによって、各接続点
の電位を順次選択出力させ、これよりフンパレータによ
るレベル比較結果を確認することによって、上述のチェ
ックを行なっていた。

例えば８ビット分解能を有するＡ／Ｄコンバータの場合
、直列抵抗回路網の総本数が２５６（＝２８）本である
為（接続点数も２５６コ）、２５６回のプログラム命令
を実行することにより、上述のチェックを行なっていた
。

（ハ）発明が解決しようとする課題 しかしながら、前記従来の技術の場合、Ａ／Ｄコンバー
タ内部の直列抵抗回路網の各接続点に現れる電位が正常
であるか否かをチェックする際、該直列抵抗回路網の各
接続点の数だけプログラム命令を実行しなければならな
いことから、言い換えれば１プログラム命令で１つの接
続点における電位のチェックしかできないことから、上
記チェックのために多くの時間を費やしてしまう問題点
があった。更に、フンパレータによるレベル比較結果に
誤りが生じた場合でも、直列抵抗回路網の各接続点にお
ける電位に誤りがあるのか、或はコンパレータの動作に
誤りがあるのか、容易に区別がつかず、これより正確な
上記チェックが不可能となる問題点もあった。

し）課題を解決するための手段 本発明は、前記問題点を解決するために為されたもので
あり、 複数の抵抗を直列接続して成る直列抵抗回路網と、該直
列抵抗回路網の所定本数毎の各接続点に現れる電位を選
択出力するための第１の選択信号を発生する第１の選択
信号発生回路と、前記第１の選択信号で選択された前記
直列抵抗回路網の所定本数の中で、１本の特定された抵
抗の接続点に現れる電位を選択出力するための第２の選
択信号を発生する第２の選択信号発生回路とを備え、Ａ
／Ｄ変換すべきアナログ信号及び前記１本の特定きれた
抵抗の接続点に現れる電位を繰り返しレベル比較するこ
とによって、Ａ／Ｄ変換結果を得るＡ／Ｄコンバータに
おいて、 前記第２の選択信号発生回路の動作を禁止する禁止手段
と、 前記第２の選択信号発生回路の動作が禁止状態の時、前
記第１の選択信号で選択諮れた前記直列抵抗回路網の所
定本数毎の各接続点における電位を一括出力する出力回
路とを備え、 前記直列抵抗回路網の各接続点における電位をチェック
することを特徴とする。

（＊）作用 前記（ニ）項記載の構成を持つ本発明によれば、直列抵
抗回路網の各接続点に現れる電位をチェックする場合、
第２の選択信号発生回路の動作が禁止手段によって禁止
され、且つ、第１の選択信号で選択された直列抵抗回路
網の所定本数毎の各接続点に現れる電位が出力回路から
直接−柄出力されることになる。従って、プログラム命
令数が従来に比べて少なくて済み（チェック時間の短縮
が図れる。）、更に、直列抵抗回路網の接続点電位を直
接確認できるために、該接続点電位のチェックを正確に
行なうことができる。

（へ）実施例 本発明の詳細を図示の実施例（８ビツト分解能を有する
逐次比較型Ａ／Ｄコンバータ）により具体的に説明する
。

図面において、符号及び構成を説明すると、（１−１）
〜（１−２５６）は直列接続された２５６本の抵抗値の
等しい抵抗であり、これ等抵抗（１−１）〜（１−２５
６）より直列抵抗回路網が構成される。ここで本実施例
のＡ／Ｄコンバータの分解能が８ビツトである為、該直
列抵抗回路網の総抵抗本数は２５６（−２’）本となっ
ている。また前記抵抗（１−１）〜（１−２５６）は、
パターン設計上、１６木を単位として１６グループだけ
折り返し配置されるものとする（１６１−２５６）。ま
た前記抵抗（１−１）の一端は、Ｖｄｄ（例えば５ボル
ト）が印加される電源端子（２）と接続され、且つ前記
抵抗（１−２５６）の一端は、接地された電源端子（３
）と接続されている。

テスト信号ＴＥＳＴは、Ａ／Ｄコンバータのテスト状態
、即ち前記抵抗（１−１）〜（１−２５６）の各接続点
電位をチェックする時に「０」、該Ａ／Ｄコンバータの
通常動作状態でｒｌ、になるものであり、該テスト信号
ＴＥＳＴが禁止手段となる。

（４）は出力回路であり、該出力回路（４）は、１６個
のアナログゲート（５−１）〜（５−１６）及び１６個
の出力端子（６−１）〜（６−１６）より構成きれてい
る。また前記アナログゲート（５−１）〜（５−１６）
は、インバータ（７〉から出力されるＴＥＳＴによって
制御される。即ち、ＴＥＳＴ−’Ｏ，の時、前記アナロ
グゲート（５−１）　〜（５−１６）ハ開キ、ＴＥＳＴ
−’　Ｉ　Ｊ（７）時、前記アナログゲート（５−１）
〜（５−１６）は閉じるのである。

（８−１）〜（８−２５６）はアナログゲートであり、
これ等アナログゲー）−（８−１）〜（８−２５６）の
信号路の一端は、夫々前記抵抗（１−１）〜（１−２５
６）の各接続点と接続きれている。また、前記アナログ
ゲート（８−１）（８−３２）（８−３３）〜（８−２
２５）（８−２５６）の信号路の他端は前記アナログゲ
ート（５−１）の信号路の一端と共通接続されており、
同様にして、前記アナログゲート（８−２）（８−３１
）（８−３４）〜（８−２２６）（８−２５５）、（８
−３）（８−３０）（８−３５）〜（８−２２７）（８
−２５４）、・・・・・・（８−１５）（８−１８）（
８−４７）〜（８−２３９）（８−２４２）、（８−１
６）（８−１７）（８−４８）〜（８−２４０）（８−
２４１）の信号路の他端は、夫々前記アナログゲート（
５−２）（５−３）〜（５−１５）（５−１６）の信号
路の一端と共通接続されている。

データ端子Ｄ７〜ＤＯには、前記抵抗（１−１）〜（１
−２５６）の所定の接読点における電位を選択出力する
ためのデジタル選択データ（８ビツト）の反転データが
印加される。尚、該デジタル選択データは１プログラム
命令の実行によって１度発生するものであり、データ端
子「７をＭＳＢ側とする。ａ４＋ａｔ＋ａｓ＊ａｓ＋ａ
ｓ＋ａａ＋ａｙ＋ａ、は、前記デジタル選択データの上
位４ビツトを伝送するための信号線であり、信号線ａ　
４ｏ　ａ　Ｓｏ　ａｌ、ａ、は、夫々２段のインバータ
（９−１）（９−２）、（１０−１）（１０−２）、（
１１−１）（１１−２）、（１２−１）（１２−２）を
介して前記データ端子Ｄ４．Ｄ５．Ｄ６．Ｄ７と接続さ
れ、且つ信号線ａ　４＋　ａ　Ｓｏ　ａ　、、ａ　ｙは
、夫々１段のインバータ（１３）　、　（１４）　、　
（１５）　、　（１６）を介して前記データ端子Ｄ４　
、Ｄ５　、Ｄ６　、Ｄ７と接続されている。

（１７）は第１・の選択信号発生回路であり、該第１の
選択信号発生回路〈１７〉は１６個のインバータ（１Ｂ
−１）〜（１８−１６）及び１６個のＮＡＮＤゲート（
１９−１）〜（１９−１６）より構成されている。ここ
で、前記アナログゲート（８−１）（８−２）（８−３
）〜（８−１５）（８−１６）、（８−３２）（８−３
１）（８−３０）〜（８−１８）（８−１７）、（８−
３３）（８−３４）（８−３５）〜（８−４７）　（８
−４８）、・・・・・・（８−２２５）（８−２２６）
（８−２２７）〜（８−２３９）（８−２４０）。

（８−２５６）（８−２５５）（８−２５４）〜（８−
２４２）（８−２４１）は、夫々前記インバータ（１Ｂ
−１）、（１Ｂ−２）、（１８−３）、・・・・・・（
１Ｂ−１５）、（１ｇ−１６）出力によってゲートの開
閉を制御詐れる。また前記ＮＡＮＤゲート（１９−１）
〜（１９−１６）の入力は、前記信号線ａｌＮ４＊ａｉ
＋ａｊ＋ａｌ＋ａｌｏａｌｉ７と任意に接、ｔｃｋれて
いる。つまり、デジタル選択データの上位４ビツトが’
１１１１．〜ｒ００００」までの各個に変化する時、即
ちデータ端子Ｄ７〜Ｄ４に印加される反転データが’　
ｏｏ。

Ｏ」〜’１１１１．まで夫々変化する時、このデータ変
化に対応して各ＮＡＮＤゲート（１９−１）〜（１９−
１６）の出力が夫々「０．となる様に、各ＮＡＮＤゲー
ト（１９−１）〜（１９−１６）入力及び信号線ａ　４
１　ａ　４＋　ａ　ｌ＋　ａ　ｓ＋　ａ　ｉ　ａ　＠＋
ａ　７１　ａ　？は接続されているものとする。

（２０〉は第２の選択信号発生回路であり、該第２の選
択信号発生回路（２０）は１６個のインバータ（２１−
１）〜（２１−１６）及び１６個のＮＡＮＤゲート（２
２−１）〜（２２−１６）より構成されている。（２３
−１）〜（２３−１６）は前記アナログゲート（５−１
）〜（５−１６）と同一特性を持つアナログゲートであ
り、信号路の一端は夫々前記アナログゲート（５−１）
〜（５−１６）の信号路の一端と接続きれており、これ
等アナログゲート（２３−１）〜（２３−１６）は夫々
前記インバータ（２１−１）〜（２１−１６）出力によ
って制御される。尚、テスト信号ＴＥＳＴは前記ＮＡＮ
Ｄゲート（２２−１）〜（２２−１６）にも共通印加さ
れる為、前記抵抗（１−１）〜（１−２５６）の各接続
点電位をチェックする為にテスト信号ＴＥＳＴが１ｏ」
になると、前記アナログゲート（５−１）〜（５−１６
）はオン、且つ前記アナログゲート（２３−１）〜（２
３−１６）はオフする。反対に通常状態でテスト信号Ｔ
ＥＳＴが「１．の時、前記アナログゲート（５−１）〜
（５−１６）はオフ、且つ前記インバータ（２１−１）
〜（２１−１６）出力に基づき前記アナログゲート（２
３−１）〜（２３−１６）の何れか１個がオンする。

（２４）はフンパレータであり、負（−）端子は前記ア
ナログゲート（２３−１）〜（２３−１６）の信号路の
他端と共通接続され、正（＋）端子にはＡ／Ｄ変換すべ
きアナログ信号が常時印加される。つまり、通常状態に
おいて、前記アナログゲート（２３−１）〜（２３−１
６）の何れかを通過する８種類の所定電位を、該コンパ
レータ（２４）の負端子に逐次印加することにより、８
ビツトのデジタル信号（Ａ／Ｄ変換結果）が該コンパレ
ータ（２４）出力として得られるのである。

制御端子ＣＴＬは、前記ＮＡＮＤゲート（１９−１）〜
（１９−１６）（２２−１）〜（２２−１６）の夫々の
１入力端子と接続されており、即ち制御端子ＣＴＬには
、前記第１の選択信号発生回路（１７）及び前記第２の
選択信号発生回路（２ｏ）を動作させる時にｒＩＪ、且
つ両発生回路（１７）（２０）の動作を禁止する時にｒ
Ｏ」なる制御信号が印加されることになっている。

ここでデータ端子Ｄ７〜Ｄ４に印加されるデジタル選択
データの反転上位４ビツトによって、抵抗（１−１）〜
（１−２５６）の中から所定の１６本の抵抗の各接続点
に現れる電位が選択される訳であるが、特にデータ端子
Ｄ４に印加詐れるデータがｒ□、の時（デジタル選択デ
ータの上位４ビツト目がｒｌ」の時）、インバータ（１
８−１）〜（１Ｂ−１６）出力によって、折り返し配置
された１６本おきの抵抗（１−１）〜（１−１６）、（
１−３３）〜（１−４８）、・・・・・・（１−２２５
）〜（１−２４０）の何れかの各接続点に現れる電位が
選択可能となり、またデータ端子迂４に印加されるデー
タがｒｌ」の時（デジタル選択データの上位４ビツト目
が「０」の時）、インバータ（１Ｂ−１）〜（１８−１
６）出力によって、残りの１６本おきの抵抗（１−１７
）〜（１−３２）、（１−４９）〜（１−６４）、・・
・・・・（１−２４１）〜（１−２５６）の何れかの各
接続点に現れる電位が選択可能となる。つまり、抵抗（
１−１）〜（１−２５６）が１６木毎に折り返し配置状
態になっている為、デジタル選択データの上位４ビツト
目が１１」の時に選択可能な抵抗（１−１）〜（１−１
６）、（１−３３）〜（１−４８）、・・・・・・（１
−２２５）〜（１−２４０）の各接続点の電位は、図面
上方に向かって高電位となり、またデジタル選択データ
の上位４ビツト目がｒＯ」の時に選択可能な抵抗（１−
１７）〜（１−３２）、（１−４９）〜（１−６４）、
・・・・・・（１−２４１）〜（１−２５６）の各接続
点の電位は、図面下方に向かって高電位となる。例えば
通常状態でデジタル選択データの下位４ビツトが’０Ｏ
ＯＯＪの場合、図面上方が高電位となる抵抗（１−１）
〜（１−１６）、（１−３３）〜（１−４８）、・・・
・・・（１−２２５）〜（１−２４０）の何れかの各接
続点電位の選択時においては、１６本の該当抵抗におけ
る図面最下部の接続点電位を選択出力しなければならず
、反対に図面下方が高電位となる抵抗Ｃ１−１７）〜（
１−３２）、（１−４９）〜（１−６４）、・・・・・
・（１−２４１）〜（１−２５６）の何れかの各接続点
電位の選択時においては、１６本の該当抵抗における図
面最下部の接続点電位を選択出力しなければならない、
即ちデジタル選択データの上位４ビツト目が「１」の時
、デジタル選択データの下位４ビツトが’１１１１．〜
’ｏｏｏｏ、に変化することに対応してアナログゲート
（２３−１）〜（２３−１６）をこの順でオンさせ、且
つデジタル選択データの上位４ビツト目が「０」の時、
デジタル選択データの下位４ビツトが’１１１１、〜ｒ
ｏｏｏｏ、に変化することに対応してアナログゲート（
２３−１６）〜（２３−１）をこの順でオンさせる様な
手段がなければならない。

そのための手段が（２５）に示す反転制御手段であり、
該反転制御手段（２５）は、インバータ（２６）（２７
＞（２８）及びアナログゲート（２９）（３０）（３１
）（３２）より構成されている。該反転制御手段（２５
）は、データ端子ＤＯ〜Ｄ３の夫々に対応して４個設け
られている。そして夫々の反転制御手段（２５）内部に
おいて、各インバータ（２６）入力はデータ端子ＤＯ〜
Ｄ３と接続され、各インバータ（２７）出力は信号線す
。、　ｂ　、、　ｂ　ｆｉｎ　ｂ　ｍと接続きれ、各イ
ンバータ（２８）出力は信号線ｂ　＊−ｂ　＋、ｂ　ｔ
、　ｂ　＊と接続されており、更にアナログゲート（３
１）（３２）はデータ端子Ｄ４人力によって制御きれ、
アナログゲート（２９）（３０）は前記インバータ（９
−２）出力によって制御きれる。尚、上述の如く、デジ
タル選択データの上位４ビツト目が「１」の時、該デジ
タル選択データの下位４ビツトが’ＩＩＩＩＪ〜’ｏｏ
ｏｏ、に変化することに対応して前記アナログゲート（
２３−１）〜（２３−１６）がこの順でオンし、且つ該
デジタル選択データの上位４ビツト目が「０．の時、該
デジタル選択データの下位４ビツトが「１１１１」〜ｒ
ｏｏ００Ｊに変化することに対応して前記アナログゲー
ト（２３−１６）〜（２３−１）がこの順でオンする様
に、前記ＮＡＮＤゲート（２２−１）〜（２２−１６）
及び信号線ｂ　＊、　ｂ　＊、　ｂ　ｔ、ｊ；＋、ｂ＊
、ｂ＊、ｂ−，ｂａは接続されているものとする。

例えば、プログラム命令によってｒ　ＸＸＸ　１０００
０Ｊのデジタル選択データが発生し、その反転データ「
×××０１１１１」がデータ端子Ｄ７〜ＤＯに印加諮れ
た場合、抵抗（１−１）〜（１−ｔ６）、（１−３３）
〜（１−４８）、・・・・・・（１−２２５）〜（１−
２４０）の何れかの各接続点電位が選択された状態とな
るが、データ端子Ｄ４への「０」入力によって反転制御
手段（２５）内部のアナログゲート（２９）（３０）が
オンする為、第２の選択信号発生口Ｍ（２０）内部のイ
ンバータ（２１−１６）出力のみがｒｌ」となり、これ
より１６本の該当抵抗における図面最下部の接続点電位
がアナログゲート（２３−１６）を介してコンパレータ
（２４）の負端子に印加されることになる。またｒｘｘ
ｘｏｏｏｏｏ、のデジタル選択データが発生した場合、
残りの抵抗（１−１７）〜（１−３２）、（１−４９）
〜（１−６４）、・・・・・・（１−２４１）〜（１−
２５６）の何れかの各接続点電位が選択された状態とな
るが、データ端子Ｄ４への「１」入力によって反転制御
手段（２５）内部のアナログゲート（３１バ３２）がオ
ンする為、第２の選択信号発生回路（２０）内部のイン
バータ（２１−１）出力のみが「１」となり、これより
１６本の該当抵抗における図面最上部の接続点電位がア
ナログゲート（２３−１）を介してコンパレータ（２４
）の負端子に印加されることになる。従って、逐次比較
時においては、コンパレータ（２４）から８ビツトのデ
ジタル信号が得られることになる。

以下、抵抗（１−１）〜（１−２５６）の各接続点に現
れる電位をチェックする際の動作について説明する。

まずテスト信号ＴＥＳＴを「０．とし、アナログゲート
（５−１）〜（５−１６）をオン、且つアナログゲート
（２３−１）〜（２３−１６）をオフしておく、この状
態で、デジタル選択データの上位４ビツトを発生するた
めのプログラム命令を１６回実行し、’ｏｏｏｏＪ〜’
１１１１．までの１６種類のデジタル選択データ（上位
４ビツトのみ）を順次発生きせると、第１の選択信号発
生回路（１７）内部のインバータ（１ｇ−１）〜（１Ｂ
−１６）出力が順次「１」となり、アナログゲート（８
−１）（８−２）（８−３）〜（８−１５）（８−１６
）、（８−３２）（８−３１）（８−３０）〜（８−１
８）（８−１７）、（ｓ−３３）（８−３４）（８−３
５）〜（８−４７）（８−４８）、・・・・・・（８−
２２５）（８−２２６）（８−２２７）〜（８−２３９
）（８−２４０）、（８−２５６）（８−２５５）（８
−２５４）〜（８−２４２）（８−２４１）が順次オン
する。従って抵抗（１−１）（１−２）（１−３）〜（
１−１５）（１−１６）、（１−３２）（１−３１）（
１−３０）〜（１−１８）（１−１７）、（１−３３）
（１−３４）（１−３５）〜（１−４７）（１−４８）
、・・・・・・（１−２２５）（１−２２６）（１−２
２７）〜（１−２３９）（１−２４０）、（１−２５６
）（１−２５５）（１−２５４）〜（１−２４２）（１
−２４１）の各接続点における１６種類の電位が、出力
端子（６−１）〜（６−１６）から順次選択出力され、
抵抗（１−１）〜（１−２５６）の接続点電位のチェッ
クができることになる。

以上より、抵抗（１−１）〜（１−２５６）の各接続点
電位をチェックする場合、抵抗（１−１）〜（１−２５
６）の１６木毎の各接続点電位を１度にチェックできる
ことから、従来に比べてデジタル選択データを発生させ
るためのプログラム命令数を大幅に削減でき、これより
各接続点電位をチェックする時間が大幅に短縮されるこ
とになる。従って、Ａ／Ｄコンバータを内蔵したマイク
ロコンピュータの出荷以前において、ｍＡ／Ｄコンバー
タ内部の抵抗（１−１）〜（１−２５６）の各接続点に
現れる電位をチエ・ンクする場合に、大変有効となる。

また抵抗（１−１）〜（１−２５６）の各接続点電位を
直接確認でき、且つアナログゲート（５−１）〜（５−
１６）（２３−１）〜（２３−１６）が同一特性である
ことから、出力端子（６−１）〜（６−１６）から出力
きれる電位はコンパレータ（２４）の負端子に印加され
る電位と同等となり、これより各接続点電位のチェック
を正確に行なうことができる。

〈ト〉発明の効果 本発明によれば、直列抵抗回路網の各接続点電位をチェ
ックする場合、該直列抵抗回路網の所定本数毎の各接続
点電位を一括してチェックできることから、従来に比べ
てデジタル選択データを発生きせるためのプログラム命
令を大幅に削減でき、各接続点電位をチェックする時間
が大幅に短縮される。従って、Ａ／Ｄコンバータを内蔵
したマイクロコンピュータの出荷以前において、該Ａ／
Ｄコンバータ内部の直列抵抗回路網の各接続点に現れる
電位の良否をチェックする場合に、大変有効となる。更
（こ、直列抵抗回路網の各接続点電位を直接確認できる
ことから、各接続点電位のチェックを正確に行なえる等
の利点が得られる。

【図面の簡単な説明】

図面は本発明のＡ／Ｄコンバータのテスト回路を示す回
路図である。 （１−１）〜（１−２５６）・・・抵抗、　（４）・・
・出力回路、　（１７）・・・第１の選択信号発生回路
、（２０）・・・第２の選択信号発生回路。

Claims (2)

【特許請求の範囲】
1. （１）複数の抵抗を直列接続して成る直列抵抗回路網と
   、該直列抵抗回路網の所定本数毎の各接続点に現れる電
   位を選択出力するための第１の選択信号を発生する第１
   の選択信号発生回路と、前記第１の選択信号で選択され
   た前記直列抵抗回路網の所定本数の中で、１本の特定さ
   れた抵抗の接続点に現れる電位を選択出力するための第
   ２の選択信号を発生する第２の選択信号発生回路とを備
   え、Ａ／Ｄ変換すべきアナログ信号及び前記１本の特定
   された抵抗の接続点に現れる電位を繰り返しレベル比較
   することによって、Ａ／Ｄ変換結果を得るＡ／Ｄコンバ
   ータにおいて、 前記第２の選択信号発生回路の動作を禁止する禁止手段
   と、 前記第２の選択信号発生回路の動作が禁止状態の時、前
   記第１の選択信号で選択された前記直列抵抗回路網の所
   定本数毎の各接続点における電位を一括出力する出力回
   路とを備え、 前記直列抵抗回路網の各接続点における電位をチェック
   することを特徴としたＡ／Ｄコンバータのテスト回路。
2. （２）請求項（１）記載のＡ／Ｄコンバータのテスト回
   路を備えたマイクロコンピュータ。