JPH03157936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03157936A JPH03157936A JP29788789A JP29788789A JPH03157936A JP H03157936 A JPH03157936 A JP H03157936A JP 29788789 A JP29788789 A JP 29788789A JP 29788789 A JP29788789 A JP 29788789A JP H03157936 A JPH03157936 A JP H03157936A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造工程におけるＬＬＤ構造Ｍ
Ｏ３型トランジスタの製造方法に関するものである。
Ｏ３型トランジスタの製造方法に関するものである。
近年、半導体装置の高密度集積化でパターンの微細化が
進んできており、ＬＬＤ構造ＭＯ３型トランジスタが多
く用いられるようになってきた。
進んできており、ＬＬＤ構造ＭＯ３型トランジスタが多
く用いられるようになってきた。
以下に、従来のＬＬＤ構造ＭＯ３型トランジスタの製造
方法を、第２図に基づいて説明する。
方法を、第２図に基づいて説明する。
第２図の（ａ）に示すように、シリコン基板等の半導体
基板（ＩＩ）上に、シリコン酸化膜等の絶縁膜０２）を
介してゲート電極用の多結晶シリコン０３）を形成する
。次に、第２図の（ｂ）に示すように、フォトエツチン
グによりゲート電極０７）を形成し、例えばリンを不純
物としたイオン注入法により、ゲート電極ｃ′ｆ）をマ
スクとして第１不純物相０４）を形成した。
基板（ＩＩ）上に、シリコン酸化膜等の絶縁膜０２）を
介してゲート電極用の多結晶シリコン０３）を形成する
。次に、第２図の（ｂ）に示すように、フォトエツチン
グによりゲート電極０７）を形成し、例えばリンを不純
物としたイオン注入法により、ゲート電極ｃ′ｆ）をマ
スクとして第１不純物相０４）を形成した。
第２図の（Ｃ）では、サイドウオールを、例えばシリコ
ン酸化膜０！９を減圧ＣＶＤ法によって形成した状態を
示した。
ン酸化膜０！９を減圧ＣＶＤ法によって形成した状態を
示した。
第２図の（ｄ）では、選択的異方性ドライエツチングに
よりシリコン酸化膜θつをエツチングしてサイドウオー
ル０（Ｉ）とし、その後、例えばヒ素を不純物としたイ
オン注入法により、ゲート電極０′り及びサイドウオー
ル０ＩＩＩｌとマスクとして第２不純物層０５１を形成
し、ＬＬＤ構造ＭＯ３型トランジスタとした状態を示し
た。
よりシリコン酸化膜θつをエツチングしてサイドウオー
ル０（Ｉ）とし、その後、例えばヒ素を不純物としたイ
オン注入法により、ゲート電極０′り及びサイドウオー
ル０ＩＩＩｌとマスクとして第２不純物層０５１を形成
し、ＬＬＤ構造ＭＯ３型トランジスタとした状態を示し
た。
従来のＬＤＤ構造ＭＯ３型トランジスタの製造方法によ
れば、上述したように、サイドウオールを形成するため
に、膜を形成する工程、及びこの膜のエツチング工程が
必要であり、ＬＤＤ構造を用いない場合と比較して、工
程の増加、ひいては半導体製造の歩留りが低下するとい
う課題があった。
れば、上述したように、サイドウオールを形成するため
に、膜を形成する工程、及びこの膜のエツチング工程が
必要であり、ＬＤＤ構造を用いない場合と比較して、工
程の増加、ひいては半導体製造の歩留りが低下するとい
う課題があった。
本発明は上記課題を解決するもので、ＬＤＤ構造ＭＯ３
型トランジスタを容易に製造できる製造方法を提供する
ことを目的としている。
型トランジスタを容易に製造できる製造方法を提供する
ことを目的としている。
上記課題を解決するために、本発明にかかる半導体装置
の製造方法を、半導体一主面上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に導電性膜を形成する工
程と、前記導電性膜をフォトエツチングにより選択的に
エツチングしゲート電極パターンを形成する工程と、前
記ゲート電極パターンをマスクとして第１不純物を導入
する工程と、前記ゲート電極パターンの周囲又は側壁に
選択的に第１膜を形成する工程と、前記ゲート電極パタ
ーン及び前記第１膜をマスクとして第２不純物を導入す
る工程とから構成し、第１不純、物導入後に、ゲート電
極用の導電性膜を被うように第１膜を選択的に形成して
、サイドウオールとするという手段を講じた。
の製造方法を、半導体一主面上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に導電性膜を形成する工
程と、前記導電性膜をフォトエツチングにより選択的に
エツチングしゲート電極パターンを形成する工程と、前
記ゲート電極パターンをマスクとして第１不純物を導入
する工程と、前記ゲート電極パターンの周囲又は側壁に
選択的に第１膜を形成する工程と、前記ゲート電極パタ
ーン及び前記第１膜をマスクとして第２不純物を導入す
る工程とから構成し、第１不純、物導入後に、ゲート電
極用の導電性膜を被うように第１膜を選択的に形成して
、サイドウオールとするという手段を講じた。
また、前記導電性膜は、金属膜、金属シリサイド膜、又
はポリサイド構造膜でも良い。
はポリサイド構造膜でも良い。
また、前記導電性膜は、多結晶シリコン膜でも良い。
また、前記第１膜は、金属膜でも良い。
また、前記第１膜は、多結晶シリコン膜でも良い。
本発明の半導体装置の製造方法によれば、第１不純物導
入後に、ゲート電極用の導電性膜を被うように第１膜を
選択的に形成してサイドウオールとすることにより、膜
形成後にエツチングを行わなくてもＬＤＤ構造ＭＯ３型
トランジスタが形成される。
入後に、ゲート電極用の導電性膜を被うように第１膜を
選択的に形成してサイドウオールとすることにより、膜
形成後にエツチングを行わなくてもＬＤＤ構造ＭＯ３型
トランジスタが形成される。
以下に、本発明の半導体装置の製造方法の実施例を図面
に基づいて説明する。
に基づいて説明する。
第１図（ａ）、第１図（ｂ）、第１図（Ｃ）。
及び第１図（ｄ）は本発明の半導体装置の製造方法の各
工程におけるＬＤＤ構造ＭＯ３型トランジスタの断面構
造図である。
工程におけるＬＤＤ構造ＭＯ３型トランジスタの断面構
造図である。
第１図（ａ）は、シリコン基板等の半導体基板（１）上
にシリコン酸化膜等の厚さ２０ｎｍのゲート絶縁膜（２
）を介して導電性Ｉ＋！ （３）としてリンを不純物と
して含有した多結晶シリコンを厚さ５００ｎｍ形成・し
た。
にシリコン酸化膜等の厚さ２０ｎｍのゲート絶縁膜（２
）を介して導電性Ｉ＋！ （３）としてリンを不純物と
して含有した多結晶シリコンを厚さ５００ｎｍ形成・し
た。
第１図（ｂ）は、前記導電性膜（３）をフォトエツチン
グし、ゲート電極（７）を形成し、ゲート電極（７）を
マスクとして、例えばリンをイオン注入法により５ ×
１０＋ ＊ ｃｍ −ｗ導入して第１不純物層（４）と
した。
グし、ゲート電極（７）を形成し、ゲート電極（７）を
マスクとして、例えばリンをイオン注入法により５ ×
１０＋ ＊ ｃｍ −ｗ導入して第１不純物層（４）と
した。
第１図（Ｃ）は、前記ゲート電極（７）を被うように第
１膜（５）、例えばタングステンを減圧ＣＶＤ法により
六フッ化タングステンガスを水素ガスで還元し、厚さ２
００ｎｍに選択的に成長させてサイドウオールとした。
１膜（５）、例えばタングステンを減圧ＣＶＤ法により
六フッ化タングステンガスを水素ガスで還元し、厚さ２
００ｎｍに選択的に成長させてサイドウオールとした。
第１図（ｄ）は、第１膜（５）をマスクとして、例えば
ヒ素をイオン注入法により５×１０ＩＳＣ「２導入して
第２不純物層（６）を形成し、ＬＤＤ構造ＭＯ８型トラ
ンジスタとした。
ヒ素をイオン注入法により５×１０ＩＳＣ「２導入して
第２不純物層（６）を形成し、ＬＤＤ構造ＭＯ８型トラ
ンジスタとした。
第１図（ａ）の段階での導電性膜の種類及び第１図（ｃ
）の段階での第１膜の種類及び成長方法に限定されるも
のでは無く、これらを適当条件に設定することにより実
現できるものである。
）の段階での第１膜の種類及び成長方法に限定されるも
のでは無く、これらを適当条件に設定することにより実
現できるものである。
本発明によれば、第１不純物導入後に、ゲート電極用の
導電性膜を被うように第１膜を選択的に形成してサイド
ウオールとすることにより、膜形成後にエツチングを行
わなくてもＬＤＤ構造ＭＯ３型トランジスタが容易に形
成されるので、ＬＤＤ構造ＭＯ３型トランジスタの製造
の歩留りを向上でき、製造コストを低減することができ
るという効果が得られるのである。
導電性膜を被うように第１膜を選択的に形成してサイド
ウオールとすることにより、膜形成後にエツチングを行
わなくてもＬＤＤ構造ＭＯ３型トランジスタが容易に形
成されるので、ＬＤＤ構造ＭＯ３型トランジスタの製造
の歩留りを向上でき、製造コストを低減することができ
るという効果が得られるのである。
第１図（ａ）、第１図（ｂ）、第１図（Ｃ）。
及び第１図（ｄ）は本発明の半導体装置の製造方法の各
工程におけるＬＤＤ構造ＭＯ３型トランジスタの断面構
造図、第２図（ａ）、第２図（ｂ）。 第２図（Ｃ）、及び第２図（ｄ）は従来のの半導体装置
の製造方法の各工程におけるＬＤＤ構造ＭＯ３型トラン
ジスタの断面構造図である。 ■・・・半導体基板、２・・・ゲート絶縁膜、３・・・
導電性膜、４・・・第１不純物層、５・・・第１膜、６
・・・第２不純物層、７・・・ゲート電極。 −へのぐ■■ト
工程におけるＬＤＤ構造ＭＯ３型トランジスタの断面構
造図、第２図（ａ）、第２図（ｂ）。 第２図（Ｃ）、及び第２図（ｄ）は従来のの半導体装置
の製造方法の各工程におけるＬＤＤ構造ＭＯ３型トラン
ジスタの断面構造図である。 ■・・・半導体基板、２・・・ゲート絶縁膜、３・・・
導電性膜、４・・・第１不純物層、５・・・第１膜、６
・・・第２不純物層、７・・・ゲート電極。 −へのぐ■■ト
Claims (5)
- （１）半導体一主面上にゲート絶縁膜を形成する工程と
、前記ゲート絶縁膜上に導電性膜を形成する工程と、前
記導電性膜をフォトエッチングにより選択的にエッチン
グしゲート電極パターンを形成する工程と、前記ゲート
電極パターンをマスクとして第１不純物を導入する工程
と、前記ゲート電極パターンの周囲又は側壁に選択的に
第１膜を形成する工程と、前記ゲート電極パターン及び
前記第１膜をマスクとして第２不純物を導入する工程と
を含むことを特徴とする半導体装置の製造方法。 - （２）前記導電性膜が金属膜、金属シリサイド膜、又は
ポリサイド構造膜であることを特徴とする請求項（１）
記載の半導体装置の製造方法。 - （３）前記導電性膜が多結晶シリコン膜であることを特
徴とする請求項（１）記載の半導体装置の製造方法。 - （４）前記第１膜が金属膜であることを特徴とする請求
項（１）記載の半導体装置の製造方法。 - （５）前記第１膜が多結晶シリコン膜であることを特徴
とする請求項（１）記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29788789A JPH03157936A (ja) | 1989-11-16 | 1989-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29788789A JPH03157936A (ja) | 1989-11-16 | 1989-11-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03157936A true JPH03157936A (ja) | 1991-07-05 |
Family
ID=17852396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29788789A Pending JPH03157936A (ja) | 1989-11-16 | 1989-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03157936A (ja) |
-
1989
- 1989-11-16 JP JP29788789A patent/JPH03157936A/ja active Pending
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