JPH03155139A - Image reader and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、ファクシミリ等の画像情報処理装置の画像情
報入力部に用いられる画像読取装置に係り、特にそのセ
ンサ部分に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to an image reading device used in an image information input section of an image information processing device such as a facsimile, and particularly to a sensor portion thereof.
(従来の技術)
現在、画像情報処理装置の画像情報入力部に用いられる
読取装置には、低コスト、小型化、高性能化を可能とす
るものが求められている。これを実現した読取装置とし
て、ポリシリコンの薄膜トランジスタによりスキャン回
路、スイッチング回路を構成し、更にアモルファス・シ
リコンを感光体層として用いる技術が特開昭60−22
881号公報に記載されている。(Prior Art) Currently, a reading device used in an image information input section of an image information processing apparatus is required to be low cost, compact, and high performance. As a reading device that realized this, a technology was developed in Japanese Patent Laid-Open No. 60-22 in which the scan circuit and switching circuit were constructed using polysilicon thin film transistors, and amorphous silicon was used as the photoreceptor layer.
It is described in Publication No. 881.
このチャンネル部のポリシリコン成膜方法とし7Q
では、シリコン薄膜を減圧CVD法により箋℃の成膜温
度にて約2000〜3000人形成し、パターニング後
1100〜1150℃にて酸素雰囲気中で熱酸化し約1
500人の良好なゲート絶縁膜を形成すると同時に第1
層目のシリコン薄膜の結晶粒経を成長させる方法である
。これにより、良好なポリシリコンとし、さらに水素プ
ラズマ処理を実施すると特性がより改善されると記載さ
れている。In 7Q, the polysilicon film formation method for this channel part is to form a silicon thin film by low-pressure CVD at a film-forming temperature of approximately 2,000 to 3,000 degrees Celsius, and after patterning, to thermally oxidize it at 1,100 to 1,150 degrees Celsius in an oxygen atmosphere. About 1
At the same time as forming a good gate insulating film for 500 people, the first
This is a method of growing the crystal grain size of each layer of silicon thin film. It is stated that this results in good polysilicon, and that the characteristics are further improved by further performing hydrogen plasma treatment.
(発明が解決しようとする課題)
ところで、上述の読取装置の特性データは、[日本学術
振興会アモルアアス材料第147委員会第23回研究会
資料(Hl、3.23)Jに記載されている。この資料
では、TPTの特性は電子移動度で7aJ/V・S、ホ
ール移動度で5cd/V・Sが得られ、A4版8pcQ
/amのセンサの読取速度としては最大2.6m/Qi
neの走査が可能であると記載されている。この読取速
度は、ファクシミリのG3規格(A4版8pej!/n
wで読取速度10 Hls / ff1ne )用とし
ては充分な速度である。しかしながら、今後需要が増大
すると考えられるG4規格(A3版16peffi/m
mで読取速度1 ms / l2ine)に対しては、
使えるレベルではない。(Problem to be Solved by the Invention) By the way, the characteristic data of the above-mentioned reading device is described in [Materials of the 23rd Research Meeting of the 147th Committee on Amorphous Materials of the Japan Society for the Promotion of Science (Hl, 3.23) J. . In this document, the characteristics of TPT are 7aJ/V・S for electron mobility and 5cd/V・S for hole mobility, and 8pcQ for A4 size.
/am sensor reading speed is up to 2.6m/Qi
It is stated that ne scanning is possible. This reading speed is based on the G3 standard for facsimile (A4 version 8pej!/n
This is sufficient speed for a reading speed of 10 Hls/ff1ne). However, the G4 standard (A3 version 16 peffi/m) is expected to increase in demand in the future.
For a reading speed of 1 ms/l2ine),
It's not at a usable level.
また、この資料には、水素プラズマ処理によるTPTの
高性能化、即ち電子移動度で40a#/V−S、ホール
移動度で17Li
/V・Sが得られたと記載されている。しかしながら、
本出願人の実験によれば、この値でもG4規格用の読取
装置に使用する簿膜トランジスタの特性としては不充分
である。This document also states that the performance of TPT was improved by hydrogen plasma treatment, that is, an electron mobility of 40a#/V-S and a hole mobility of 17Li/V.S were obtained. however,
According to experiments conducted by the present applicant, even this value is insufficient for the characteristics of a film transistor used in a reading device for the G4 standard.
さらに、特開昭60−22881号公報に記載された読
取装置は、原稿からの反射光を集束レンズ、透明絶縁基
板を通して光電変換膜に入射させる構造となっている。Further, the reading device described in Japanese Patent Application Laid-Open No. 60-22881 has a structure in which reflected light from a document is made incident on a photoelectric conversion film through a focusing lens and a transparent insulating substrate.
このため、透明基板と光電変換部との間に遮光層を設は
透明基板の裏面から照明光を入射させ、原稿からの反射
光を集束レンズを用いずに直接光電変換する完全密着方
式が取れないため装置全体の小型化を行えない問題があ
る。Therefore, by providing a light-shielding layer between the transparent substrate and the photoelectric conversion section, a complete contact method is possible in which the illumination light enters from the back side of the transparent substrate and the reflected light from the document is directly photoelectrically converted without using a focusing lens. Therefore, there is a problem in that it is not possible to downsize the entire device.
上述の点を鑑み1本発明はファクシミリG4規格対応の
高速読取が可能で、かつ小型の読取装置を提供すること
を目的としている。In view of the above points, an object of the present invention is to provide a compact reading device that is capable of high-speed reading that complies with the facsimile G4 standard.
(課題を解決するための手段)
上述の課題を解決するため1本発明の読取装置は、走査
回路部を構成する多結晶シリコン薄膜トランジスタの電
界効果移動度が60aJ/V・S以上であることを特徴
とする。(Means for Solving the Problems) In order to solve the above-mentioned problems, the reading device of the present invention has the following features: The field effect mobility of the polycrystalline silicon thin film transistor constituting the scanning circuit section is 60 aJ/V·S or more. Features.
また、本発明の読取装置の製造方法は、走査回路部を構
成する多結晶シリコン薄膜トランジスタの活性層を、多
結晶シリコン薄膜をイオン打ち込みで非晶質化し、その
後、アニール処理により再結晶化させて多結晶シリコン
とすることを特徴とする。Further, in the method for manufacturing a reading device of the present invention, the active layer of a polycrystalline silicon thin film transistor constituting a scanning circuit section is made by amorphizing the polycrystalline silicon thin film by ion implantation, and then recrystallizing it by annealing treatment. It is characterized by being made of polycrystalline silicon.
(作用)
本出願人は、読取装置について従来問題視されている読
取速度が遅いという問題を考察した。(Operation) The present applicant has considered the problem of slow reading speed, which has conventionally been considered a problem with reading devices.
この問題は、読取装置を構成している光電変換部と走査
回路部のうち、走査回路の走査速度が律速となっている
ために生じ、これは薄膜トランジスタで構成された走査
回路の走査速度が薄膜トランジスタの性能(特に移動度
)によって決まっている。すなわち、移動度が小さいた
めに所望の走査速度が得られない、第6図は、走査回路
(この場合、C−MOS、マスタスレイプ型シフトレジ
スタを想定している)の最大動作速度と薄膜トランジス
タの移動度との関係を求めたシミュレーションの結果で
、G3規格に対応することに必要な移動度は〜2aJ/
V・Sであるのに対し、G4規格に対応した読取装置を
作るためには薄膜トランジスタの移動度が〜60ad
/V−3以上必要であることを示している。故に、この
問題は薄膜トランジスタの移動度を60a#/V・S以
上にあげることによって解決される。This problem occurs because the scanning speed of the scanning circuit is rate-determining among the photoelectric conversion section and scanning circuit section that make up the reading device. It is determined by the performance (especially mobility) of In other words, the desired scanning speed cannot be obtained because the mobility is small. FIG. The results of a simulation to determine the relationship with mobility show that the mobility required to comply with the G3 standard is ~2aJ/
In contrast, in order to create a reading device compatible with the G4 standard, the mobility of thin film transistors must be ~60ad.
/V-3 or higher is required. Therefore, this problem can be solved by increasing the mobility of the thin film transistor to 60a#/V·S or more.
晶SLによる駆動回路を作成し、その上に;コルファス
シリコン薄膜からなる光電変換部を設けること・が考え
られる。しかし、これについては前述のような完全密着
型構造、すなわち基板裏面から照明光を入射させる構造
が取れないために装置の小型化及び低価格化が計れない
ばかりか、COD等のICセンサの短所である基板の大
形化が計れず装置の差別化もできない。It is conceivable to create a drive circuit using a crystalline SL and provide a photoelectric conversion section made of a corpus silicon thin film thereon. However, since it is not possible to achieve a completely contact structure as described above, that is, a structure in which illumination light enters from the back side of the substrate, it is not possible to reduce the size and cost of the device, and there are also disadvantages of IC sensors such as COD. However, it is not possible to increase the size of the board, and it is not possible to differentiate the equipment.
故に、本発明においては多結晶シリコンの粒径を大きく
することによって薄膜トランジスタの特性向上を計るこ
とを試みた。方法としては、減圧CVD法で堆積させた
多結晶シリコンを電気的に中性イオン(例えばSi+イ
オン)によるイオン打ち込みで非晶質化した後、窒素雰
囲気中で高温アニールすることにより再結晶化すること
で行なった。Therefore, in the present invention, an attempt was made to improve the characteristics of thin film transistors by increasing the grain size of polycrystalline silicon. As a method, polycrystalline silicon deposited by low pressure CVD is made amorphous by ion implantation with electrically neutral ions (for example, Si + ions), and then recrystallized by high-temperature annealing in a nitrogen atmosphere. That's what I did.
Si+イオンをイオン注入して多結晶Siを非晶質化し
た後アニール処理にて固相成長させるという方法は、主
にS OI (Silicon on In5ulat
or)の分野で開発されてきた方法(例えば、APPl
、 Pbys。The method of implanting Si+ ions to make polycrystalline Si amorphous and then annealing it to solid phase growth is mainly called SOI (Silicon on In5ulat).
or) methods that have been developed in the field (e.g., APPl
, Pbys.
Lett、 34■、11979)である。種結晶或は
種結晶となる層を残してその部分から成長させることに
より、単結晶或は結晶方位の揃った多結晶シリコンを成
長させる。これに対して、本発明で用いる方法は絶縁基
板上に堆積された多結晶シリコン薄膜を絶縁基板との界
面から表面層まで全体にわたって非晶質化し、その後5
50〜700℃の温度で固相成長させる方法である。こ
の場合、種結晶或は種となる結晶層が存在しないため核
発生確立が低く抑えられ、ひとたび核が発生した場合他
の核と衝突して核成長が止まるまでに十分な大きさの結
晶を形成することが出来る。この方法では上記の理由に
より単結晶化を計ることはできないが、比較的簡単に結
晶粒径の増大を計ることができる。Lett, 34■, 11979). By leaving a seed crystal or a layer serving as a seed crystal and growing from that portion, single crystal or polycrystalline silicon with uniform crystal orientation is grown. In contrast, in the method used in the present invention, a polycrystalline silicon thin film deposited on an insulating substrate is made amorphous over the entire region from the interface with the insulating substrate to the surface layer, and then 5
This is a method of solid phase growth at a temperature of 50 to 700°C. In this case, since there is no seed crystal or crystal layer to serve as a seed, the probability of nucleation is kept low, and once a nucleus is generated, it will collide with other nuclei and grow into a crystal of sufficient size before the nucleation stops. can be formed. Although single crystallization cannot be measured with this method for the above-mentioned reasons, it is possible to measure an increase in crystal grain size relatively easily.
Si+イオン注入により多結晶シリコンを非晶質化する
場合、非晶質化される部分は深さ方向に分布を持つため
加速電圧を変えて複数回注入することにより均一化を計
ることができる。(例えば、50keVと120keV
との場合の分布の中心はそれぞれ700人、 1800
人である。、)つまり、堆積された多結晶シリコン層を
一様に非晶質化するために加速電圧を変えて複数回イオ
ン注入を行なうことにより、結晶粒径を大きくできると
ともに膜全体を非晶質化するために一部分が非常に大き
なダメージを受けたり、核発生源となりやすい界面を十
分に非晶質化出来ないといった問題を防ぐことができる
。When polycrystalline silicon is made amorphous by Si + ion implantation, the portion to be made amorphous has a distribution in the depth direction, so uniformity can be achieved by implanting multiple times while changing the acceleration voltage. (For example, 50keV and 120keV
The center of the distribution in the case of 700 and 1800 people respectively
It's a person. ) In other words, by performing ion implantation multiple times while changing the acceleration voltage to uniformly amorphize the deposited polycrystalline silicon layer, it is possible to increase the crystal grain size and to make the entire film amorphous. This can prevent problems such as a portion being severely damaged or an interface that is likely to become a nucleation source being unable to become sufficiently amorphous.
上記工程により一様に非晶質化されたシリコン薄膜から
固相成長により形成される多結晶薄膜の粒径はアニール
温度に対して大きな依存性を有する。膜厚2000人の
多結晶シリコン膜を加速電圧50keVで2.5X10
ms(!l−”、 120keVで5.4X101sQ
11−”のイオン注入を行なった後同相成長させた場合
のアニール温度と結晶粒径の関係は、アニール温度70
0℃で平均粒径0 、7.1711.650℃で1.2
um、 600℃で1.8−と温度が低い方が粒径は大
きくなる。(第7図〜第9図の透過電子顕微鏡写真を参
照。)これは、固相成長のおこる範囲内で温度を下げて
成長させることにより、核発生が抑えられ他の核に接触
して成長が止まるまでにより大きくなれるためであると
推測される。しかし、一方温度を下げることにより核が
発生するまでの潜伏時間も長くなるため再結晶化が終了
するまでに必要な時間も長くなり、700℃では2時間
程度で結晶化が終了するのに対して、650℃、600
℃ではそれぞれ15時間、40時間程度必要である。The grain size of a polycrystalline thin film formed by solid phase growth from a silicon thin film that has been uniformly amorphized through the above process has a large dependence on the annealing temperature. A polycrystalline silicon film with a film thickness of 2000 is 2.5×10 at an acceleration voltage of 50 keV.
ms(!l-”, 5.4X101sQ at 120keV
The relationship between annealing temperature and crystal grain size when in-phase growth is performed after 11-" ion implantation is as follows:
Average particle size 0 at 0℃, 7.1711.1.2 at 650℃
um, 1.8- at 600°C, and the lower the temperature, the larger the particle size. (See the transmission electron micrographs in Figures 7 to 9.) By growing at a lower temperature within the range where solid-phase growth occurs, nuclei generation is suppressed and the nuclei grow in contact with other nuclei. It is speculated that this is because it can grow larger before it stops. However, lowering the temperature also increases the incubation time until nuclei are generated, which also increases the time required to complete recrystallization, whereas at 700°C crystallization completes in about 2 hours 650℃, 600℃
At ℃, approximately 15 hours and 40 hours are required, respectively.
次に、従来の読取装置では集束レンズが必要であるとい
う問題点については、透明絶縁基板裏面に配置された光
源からの照明光が光電変換部上に密接しておかれた原稿
の特定の部分にのみ達するように遮光膜を設けるととも
に原稿からの反射光を光電変換部上面で受光しうるよう
に透明電極を介して受光することにより解決しうる。Next, regarding the problem that conventional reading devices require a focusing lens, the illumination light from the light source placed on the back side of the transparent insulating substrate focuses on a specific part of the document that is placed in close proximity to the photoelectric conversion unit. This problem can be solved by providing a light-shielding film so that the light reaches only the original, and receiving the reflected light from the original via a transparent electrode so that the light can be received on the top surface of the photoelectric conversion unit.
上述の構成による読取装置では、上記構成による読取装
置を試作した結果、薄膜トランジスタの特性として電子
移動度が65aJ/V−3、ホール移動度が70cd/
V・Sで64規格で動作可能な読取装置をうろことがで
きた。現段階では、電子移動度がホール移動度を下回っ
ており原因が解明されていないが一般的に電子移動度は
ホール移動度を上回る値が得られるはずであり、プロセ
ス等の最適化を計れば電子移動度のみならずホール移動
度もさらに向上すると期待される0本発明による読取装
置の結果を合わせて第6図に示す。In the reading device with the above configuration, as a result of making a prototype of the reading device with the above configuration, the characteristics of the thin film transistor are that the electron mobility is 65aJ/V-3 and the hole mobility is 70cd/V-3.
At V.S., I was able to find a reading device that can operate in the 64 standard. At present, the electron mobility is lower than the hole mobility, and the reason is not clear, but in general, the electron mobility should be higher than the hole mobility, and if the process is optimized, then FIG. 6 shows the results of the reading device according to the present invention, which is expected to further improve not only electron mobility but also hole mobility.
(実施例)
以下、本発明の実施例について図面を参照して説明する
。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第1図において、読取装置は、センサ基板ωをガラス基
板等によるスペーサ(2a) 、(2b)にはさまれた
形で接着層■を介して薄膜ガラス(イ)と接着固定され
ている。読取装置の反対側(後述の光電変換素子部(1
1)が配置されていない側)には、透明のEL光源基板
■が接着されている。また、読取装置のもう一方の側(
後述の光電変換素子部(11)が配置されている側)に
は、光電変換素子部(11)を原稿(14)からの摺動
から保護するための薄膜ガラス(イ)が配置されている
。この読取装置の反対側にあるEL光源基板0上には、
1. T、 0からなる薄膜■、クマツン、アルミニウ
ムトリスオキシン等の電子導電性有機蛍光膜(8)、I
n、 A(1,Mg−Al2等の低仕事関数金属電極0
、SiO□等の保護層(10)が順に形成され有機EL
光源を形成している。センサ基板■の薄膜ガラス(イ)
側には、a・St薄膜による光電変換素子(11)と多
結晶シリコン簿膜トランジスタによる走査回路部(12
)が形成されており。In FIG. 1, the reading device has a sensor substrate ω sandwiched between spacers (2a) and (2b) made of glass substrates, etc., and adhesively fixed to a thin film glass (a) via an adhesive layer (2). On the opposite side of the reading device (photoelectric conversion element section (1) to be described later)
On the side where 1) is not placed, a transparent EL light source substrate (2) is adhered. Also, on the other side of the reader (
On the side where a photoelectric conversion element section (11), which will be described later, is arranged, a thin film glass (a) is arranged to protect the photoelectric conversion element section (11) from sliding from the original (14). . On the EL light source board 0 on the opposite side of this reading device,
1. Thin film consisting of
n, A(1, low work function metal electrode such as Mg-Al2 0
, SiO□, etc., are sequentially formed to form an organic EL
forming a light source. Thin film glass of sensor board (a)
On the side, there is a photoelectric conversion element (11) made of an a-St thin film and a scanning circuit part (12) made of a polycrystalline silicon film transistor.
) is formed.
薄膜ガラス(イ)上をプラテンローラ(13)により原
稿(14)が摺動する。A document (14) is slid on the thin film glass (A) by a platen roller (13).
次に、原稿(14)の読取の動作について説明する。Next, the operation of reading the original (14) will be explained.
M稿(14)の読取は、有機EL光源からの光がEL光
源基板■とセンサ基板■と接着層(3)と薄膜ガラス(
至)とを透過し、!1(14>面の白、黒に応じた反射
率で反射され、光電変換部(11)に入射し光な変換さ
れることによって行なわれる。なお、この場合、@稿へ
の光の照射範囲は光電変換部(11)内の遮光層(15
)で制限されg稿からの反射光は接着層(3)と簿膜ガ
ラス(イ)とを合わせた厚さを画素ピッチの1/2以下
に抑えることによって集束レンズを用いず直接読みとる
ことが可能となる。ここで、遮光層で形成された導光窓
は第4図のように光電変換部のそば或は光電変換部の中
に形成してもよい。To read the M draft (14), the light from the organic EL light source passes through the EL light source substrate ■, the sensor substrate ■, the adhesive layer (3), and the thin film glass (
To) and through! 1 (14>) is reflected with a reflectance corresponding to the white and black of the surface, enters the photoelectric conversion unit (11), and is converted into light. In this case, the range of light irradiated onto the @ manuscript is the light shielding layer (15) in the photoelectric conversion section (11).
), and the reflected light from the screen can be read directly without using a converging lens by suppressing the combined thickness of the adhesive layer (3) and the film glass (a) to less than 1/2 of the pixel pitch. It becomes possible. Here, the light guide window formed of the light shielding layer may be formed near the photoelectric conversion section or inside the photoelectric conversion section as shown in FIG.
光電変換部及び駆動回路部の等価回路図を第2図に、タ
イムチャートを第3図に示す、外部端子(17)及び(
1B)からDタイププリップフロップによるシフトレジ
スタ(16)にクロック信号及びデータ信号が入力され
ると、第3図に示すように1クロツクづつ順番にPチャ
ネル薄膜トランジスタ(20−a)〜(20−e)がo
n状態になる。 (20−a)〜(20−a)がon状
態になると逆バイアスされたフォトダイオードの寄生容
量にそれまで照射された光量に比例した充電電流が流れ
これをデータライン(21)により検出することによっ
て光電変換を行ないうる。第2図、第3図においては、
データライン(21)を抵抗で終端した場合の動作例を
示しているが、データライン(21)に演算増幅器を用
いた反転増幅器を接続することで微小電流を増幅した形
で取り出すことができる。The equivalent circuit diagram of the photoelectric conversion section and the drive circuit section is shown in Fig. 2, and the time chart is shown in Fig. 3.
When a clock signal and a data signal are inputted from 1B) to a shift register (16) formed by a D-type flip-flop, the P-channel thin film transistors (20-a) to (20-e) are inputted one clock at a time as shown in FIG. ) is o
It becomes n state. When (20-a) to (20-a) are turned on, a charging current proportional to the amount of light irradiated so far flows through the parasitic capacitance of the reverse biased photodiode, and this is detected by the data line (21). Photoelectric conversion can be performed by In Figures 2 and 3,
Although an example of operation is shown in which the data line (21) is terminated with a resistor, by connecting an inverting amplifier using an operational amplifier to the data line (21), a minute current can be extracted in an amplified form.
次に、第4図および第5図を参照して、センサ基板(1
1)の製造方法を説明する。なお、第4図はセンサ基板
(11)の断面図、第5図は製造プロセスの説明図であ
る。Next, referring to FIGS. 4 and 5, the sensor board (1
The manufacturing method of 1) will be explained. Note that FIG. 4 is a cross-sectional view of the sensor substrate (11), and FIG. 5 is an explanatory diagram of the manufacturing process.
(第1段階)
石英基板(22)上に基板温度600〜650℃で、減
圧CVD法を用いて膜厚500〜3000人の多結晶シ
リコン薄膜(23)を形成する0次いで、この多結晶シ
リコン膜にSi+イオンをイオン注入する。このイオン
注入は多結晶シリコン膜(23)全体(特に厚さ方向)
を均一に非晶質化するため加速電圧を変えて複数回行な
う。この際、加速電圧を変えることに拠って非晶質化さ
れる深さを変えることができ、膜全体が均一に非晶質化
される。この様に膜全体を均一に非晶質化することによ
り、再結晶化工程での核発生確率を低減でき粒径の大き
な多結晶膜を得ることが出来る。(First step) A polycrystalline silicon thin film (23) with a film thickness of 500 to 3,000 wafers is formed on a quartz substrate (22) at a substrate temperature of 600 to 650° C. using a low pressure CVD method. Si+ ions are implanted into the film. This ion implantation is carried out over the entire polycrystalline silicon film (23) (especially in the thickness direction).
In order to uniformly amorphize the material, the acceleration voltage is changed and the process is repeated several times. At this time, the depth of amorphization can be changed by changing the accelerating voltage, and the entire film can be uniformly amorphized. By uniformly making the entire film amorphous in this way, the probability of nucleation during the recrystallization process can be reduced and a polycrystalline film with large grain size can be obtained.
さて、膜全体を非晶質化する際、基板界面についても非
晶質化することが重要となる。この理由は、界面を非晶
質化しない場合には界面での核発生確率が大きいため、
核が成長していく過程で他の核とぶつかって成長が止ま
るまでの時間が短く、大きな結晶粒が得られないことに
なる。この現象の例としては、石英基板上に例えばLP
CVD法でa・Si膜を堆積し、これを固相成長する場
合が考えられる。この場合、膜中ば均一にアモルファス
化されているが、アブラプトな界面が存在する。Now, when making the entire film amorphous, it is important to make the substrate interface also amorphous. The reason for this is that if the interface is not made amorphous, the probability of nucleation at the interface is high.
During the growth process, the time it takes for a nucleus to collide with another nucleus and stop growing is short, making it impossible to obtain large crystal grains. An example of this phenomenon is LP on a quartz substrate.
A case can be considered in which an a-Si film is deposited by the CVD method and then grown in a solid phase. In this case, although the film is uniformly amorphous, there are abrasive interfaces.
この膜を固相成長させると界面から膜面方向へ柱状に核
成長がおこる。但し、上述の如く界面での核発生確率が
大きいため結晶粒径としては、固相成長温度にかかわら
ず、〜0.5μm程度までしか成長せず、移動度として
も10a&/V・S程度しか得られない。但し、この場
合でも界面をイオン注入により、非晶質化することによ
り界面での核発生を防止し、結晶粒を大きくすることが
できる。When this film is grown in a solid phase, nuclei grow in a columnar manner from the interface toward the film surface. However, as mentioned above, the probability of nucleation at the interface is high, so the crystal grain size only grows to about 0.5 μm regardless of the solid phase growth temperature, and the mobility only grows to about 10a&/V・S. I can't get it. However, even in this case, by making the interface amorphous by ion implantation, generation of nuclei at the interface can be prevented and crystal grains can be made larger.
また、加速電圧として20〜200keV程度の範囲を
用いる。ドーズ量には適正量があり、それよりも少ない
時には多結晶膜の非晶質化が十分でなく再結晶化膜の移
動度は小さく、逆にドーズ量が多すぎる場合にも再結晶
膜の移動度が低下することが実験の結果よりわかってい
る。このドーズ量が多すぎる場合に再結晶化膜の移動度
が低下する原因としては、非晶質化を行なうために打ち
込むイオン種としてSiを用いる時に質量が同一なため
N2が混入し、これが膜中に取り込まれるためだと推測
される。N2の含有量が多い場合には、核成長速度が遅
くなり、核発生頻度が相対的に大きくなるために、再結
晶化膜中の結晶粒径が大きくならない。Moreover, a range of about 20 to 200 keV is used as the accelerating voltage. There is an appropriate amount of dose; when the dose is less than that, the polycrystalline film is not sufficiently amorphous and the mobility of the recrystallized film is low; conversely, when the dose is too large, the mobility of the recrystallized film is low. Experimental results have shown that mobility decreases. The reason why the mobility of the recrystallized film decreases when this dose is too large is that when Si is used as the ion species to be implanted to make the film amorphous, N2 is mixed in because the mass is the same, and this is mixed into the film. It is assumed that this is because it is taken inside. When the content of N2 is high, the nucleus growth rate becomes slow and the frequency of nucleus generation becomes relatively large, so that the crystal grain size in the recrystallized film does not become large.
実際、膜厚2000人のポリシリコン膜に8.4 X
10”as−” (50keV) +1.8 X 10
” an−” (120keV)でSiを2段に打ち込
んだ場合、再結晶化膜中の結晶粒径は0.5μm程度に
しかならず、このイオン注入条件はドーズ量が多すぎる
と考えられる。このドーズ量の最適量は、lXl0”ロ
ー2〜I X 10” an−”と考えられる。例えば
、膜厚2000人の場合は加速電圧50keVでドーズ
量2,5 X 10” an−2及び加速電圧120k
eVでドーズ量5.4X101san−” の場合が適
正値であった。上記実施例においては、打ち込みイオン
としてSL+イオンを用いているが半導体中で不活性な
元素、例えばGe等でも同様な効果が期待される。In fact, a polysilicon film with a film thickness of 8.4
10"as-" (50keV) +1.8 x 10
When Si is implanted in two stages at "an-" (120 keV), the crystal grain size in the recrystallized film is only about 0.5 μm, and this ion implantation condition is considered to result in too large a dose. The optimum dose is considered to be 1X10" low 2 to I voltage 120k
An appropriate value was a dose of 5.4 x 101san-'' at eV. In the above example, SL+ ions were used as the implanted ions, but the same effect can be obtained with elements that are inactive in semiconductors, such as Ge. Be expected.
このGe等を用いた場合には、上述のSiの場合のN2
の様に核成長速度を減少させるような不純物の混入がお
こらないので、ドーズ量の適正値としては下限のみ存在
することになる。When using this Ge, etc., N2
Since impurities that reduce the nucleus growth rate do not occur, there is only a lower limit as an appropriate value for the dose amount.
上述のような多結晶シリコン薄膜を非晶質化した後、窒
素雰囲気中で固相成長を行なう。固相成長の条件として
は、上述のように600℃では40時間、650℃では
15時間、700℃では2時間で固相成長が終了するた
め60.0〜700℃で1〜50時間の範囲が適当であ
る。上述のプロセスを通じて減圧CVD法により形成さ
れた直後の平均粒径30〜300人、キャリア移動度5
ci/V・S程度であった多結晶シリコン膜が、平均粒
径1.5〜3μm、キャリア移動度60a+f/V−3
以上の特性を示すようになる。また、上述のプロセスで
製作された薄膜トランジスタについては、結晶シリコン
によるトランジスタと同様にチャネルにドナーまたはア
クセプタをイオン注入法により打ち込むことによりしき
い値電圧の制御を行なうことができる。C−MOSデバ
イスを作成する時等のしきい値電圧を制御したい場合に
は上述の工程に追加してしきい値電圧を制御するための
不純物のイオン打ち込みを行なう工程を追加する。この
工程は、固相成長の前後どちらでもよく、またゲート絶
縁膜を形成した後に行なってもよい。After the polycrystalline silicon thin film as described above is made amorphous, solid phase growth is performed in a nitrogen atmosphere. As mentioned above, the solid phase growth conditions are 40 hours at 600 °C, 15 hours at 650 °C, and 2 hours at 700 °C, so the solid phase growth is in the range of 1 to 50 hours at 60.0 to 700 °C. is appropriate. The average particle size immediately after forming by low pressure CVD method through the above process is 30-300, and the carrier mobility is 5.
The polycrystalline silicon film, which was about ci/V・S, has an average grain size of 1.5 to 3 μm and a carrier mobility of 60a+f/V−3.
It comes to exhibit the above characteristics. Further, in the thin film transistor manufactured by the above-described process, the threshold voltage can be controlled by implanting a donor or acceptor into the channel by ion implantation, similar to a crystalline silicon transistor. When it is desired to control the threshold voltage when producing a C-MOS device, etc., a step of implanting impurity ions for controlling the threshold voltage is added to the above-mentioned steps. This step may be performed either before or after solid phase growth, or after forming the gate insulating film.
第10図乃至第13図にn −chM OSとp −c
hM。Figures 10 to 13 show n-chM OS and p-c
hM.
Sのしきい値と移動度のチャネルインプラドーズ量依存
性を示した。いずれにおいてもチャネルインプラにより
しきい値は制御可能であり、がっ、このときの移動度変
化が小さいことがわがる。このしきい値を小さくするた
めにチャネルインプラしても移動度が下がらないという
特性は、応答速度の高速化において非常に好都合な特性
である。The dependence of S threshold and mobility on channel implantation dose was shown. In either case, the threshold value can be controlled by channel implantation, and it can be seen that the change in mobility at this time is small. The characteristic that the mobility does not decrease even if channel implantation is performed to reduce this threshold value is a very advantageous characteristic in increasing the response speed.
(第2段階)
上述の再結晶化多結晶シリコン膜をパターンニングした
後、熱酸化を行ない、ゲート絶縁膜巳
膜についても凹凸が残る。ゲート絶縁膜にこの尊凸
外があると、リーク電流の増大や耐圧の低下をもたらす
。これを防止する方法として、酸化前にポリシリコン膜
を平滑化処理することが考えられる。(Second Step) After patterning the recrystallized polycrystalline silicon film described above, thermal oxidation is performed, and unevenness remains on the gate insulating film. If the gate insulating film has these irregularities, it results in an increase in leakage current and a decrease in breakdown voltage. One possible way to prevent this is to smooth the polysilicon film before oxidation.
平滑化の方法としては、CF4と02 との混合ガスを
用いたダウンフローエツチングを用いると効果がある。As a smoothing method, it is effective to use downflow etching using a mixed gas of CF4 and 02.
この場合、気相中でオキ弗化物が形成され、これが四部
に堆積し、凸部には堆積しにくいため凸部のみポリシリ
コンがエツチングされ平滑化がなさ九る、
(第3段階)
ゲート電極用多結晶シリコン膜(25)を減圧CVD法
で堆積し、低抵抗化するためにリン拡散処理を行なった
後パターニングする0次に、必要な部分をレジストでマ
スクした後、順次リンおよびボロンのイオン打ち込みを
行なう、上述の工程にてゲート酸化膜直下部以外の活性
層を低抵抗化し、薄膜トランジスタのソース、ドレイン
部(26)が形成される。In this case, oxyfluoride is formed in the gas phase and is deposited on all four parts, and because it is difficult to deposit on the convex parts, the polysilicon is etched only in the convex parts, and no smoothing is achieved.(Third stage) Gate electrode A polycrystalline silicon film (25) is deposited by low-pressure CVD, and patterned after phosphorus diffusion treatment to lower the resistance.Next, after masking the necessary parts with resist, phosphorus and boron are sequentially deposited. In the above-described step of ion implantation, the resistance of the active layer other than directly under the gate oxide film is reduced, and the source and drain portions (26) of the thin film transistor are formed.
(第4段階)
第1層間絶縁層(27)を形成し、コンタクトホールを
設ける。この第1層間絶縁層として減圧CVD法または
プラズマCVD法等による酸化シリコン膜や窒化シリコ
ン等を用いる0次に、第1金属薄膜(28)を形成し、
パターニングによりコンタクト部、配線部及び遮光部を
形成する。金属薄膜の材質としては、AQ、 AQ−C
u、 A(t・Si−Cu等を用いることができる。(Fourth step) A first interlayer insulating layer (27) is formed and a contact hole is provided. A first metal thin film (28) is formed as this first interlayer insulating layer using a silicon oxide film, silicon nitride, etc. by a low pressure CVD method or a plasma CVD method,
A contact portion, a wiring portion, and a light shielding portion are formed by patterning. The material of the metal thin film is AQ, AQ-C.
u, A(t.Si-Cu, etc.) can be used.
(第5段階)
次いで第2層間絶縁層(29)を形成し、コンタクトホ
ールを設ける。この第2層間絶縁層(29)としては、
減圧CVD法またはプラズマCVD法等による酸化シリ
コン膜や窒化シリコン等を用いる。(Fifth step) Next, a second interlayer insulating layer (29) is formed and contact holes are provided. As this second interlayer insulating layer (29),
A silicon oxide film, silicon nitride, or the like formed by low pressure CVD or plasma CVD is used.
次に、第2金属薄膜(30)を形成し、コンタクト部、
配線部、光電変換部の個別電極及び共通電極をパターニ
ングにより形成する。金属配線としては、Cr、 Cr
/kl、 Ti、 Mo等を用いる。これらの金属は。Next, a second metal thin film (30) is formed, and a contact portion,
The wiring section, the individual electrodes of the photoelectric conversion section, and the common electrode are formed by patterning. For metal wiring, Cr, Cr
/kl, Ti, Mo, etc. are used. These metals.
アモルファスシリコンとの界面で電気的にオーミックコ
ンタクトを形成し、熱的に安定であることによる。This is because it forms an electrical ohmic contact at the interface with amorphous silicon and is thermally stable.
Cr/AQを用いる時は、上にアモルファスシリコン層
を堆積させる個別電極部については少なくとも上部の1
9層をエツチングする方がよい。When using Cr/AQ, at least the upper part of the individual electrode portion on which the amorphous silicon layer is deposited is
It is better to etch 9 layers.
(第6段階)
アモルファスシリコン膜(31)を1〜2−の厚さプラ
ズマCVD法にて堆積させ、画素部分をパターニングに
より残す0次に透明導電膜電極(32)として1. T
、 0.(Indiuae Tin 0xide)膜(
膜厚800人)を反応性スパッタ法により堆積させ、画
素部及び第2金属薄膜(30)による共通電極との接続
部をパターニングにより残す。上述の工程により光電変
換を行なうアモルファスシリコンショットキーダイオー
ドが作成される。上述の実施例では、アモルファスシリ
コン−ITO界面をショットキー障壁として用いている
が、温度特性や製造上のばらつきを改善するためにはM
IS構造とすることが有効であり、例えば中間層として
シリコンカーバイド膜を用いることができる。この場合
、アモルファスシリコン膜を堆積した後連続してプラズ
マCVD法でアモルファスシリコンカーバイド膜(33
)を堆積することにより工程の増加を伴わないで特性の
改善が計れる。第4図にはアモルファスシリコンカーバ
イド膜(33)を含む実施例を示す。(Sixth Step) An amorphous silicon film (31) is deposited to a thickness of 1 to 2-2 by the plasma CVD method, and the pixel portion is left by patterning as a zero-order transparent conductive film electrode (32). T
, 0. (India Tin Oxide) film (
A film with a thickness of 800 mm) is deposited by reactive sputtering, and the pixel portion and the connection portion with the common electrode by the second metal thin film (30) are left by patterning. Through the steps described above, an amorphous silicon Schottky diode that performs photoelectric conversion is produced. In the above example, the amorphous silicon-ITO interface is used as a Schottky barrier, but in order to improve temperature characteristics and manufacturing variations, M
An IS structure is effective, and for example, a silicon carbide film can be used as the intermediate layer. In this case, after depositing an amorphous silicon film, an amorphous silicon carbide film (33
), it is possible to improve the characteristics without increasing the number of steps. FIG. 4 shows an embodiment including an amorphous silicon carbide film (33).
保護膜の堆積及びポンディングパッド部の穴空けを行な
うことによってセンサ基板(11)が完成する。The sensor substrate (11) is completed by depositing a protective film and making holes for the bonding pads.
上述の構成により、本発明は、高速読取が可能となり、
G4規格ファクシミリ等の高性能の読取装置を必要とす
る画像処理装置に供給可能な小型の読取装置を供給する
ことができる。With the above configuration, the present invention enables high-speed reading,
It is possible to supply a small-sized reading device that can be supplied to an image processing device that requires a high-performance reading device such as a G4 standard facsimile.
第1図は本発明による読取装置の実施例を示す断面図、
第2図は本発明による読取装置の実施例を示す駆動回路
の等価回路図、第3図は本発明による読取装置の実施例
を示す入力出力信号のタイムチャート図、第4図は本発
明による読取装置の実施例に用いるセンサ基板の断面図
、第5図(a)乃至第5回(f)は第4図に示すセンサ
基板の工程を説明するための工程図、第6図は従来の読
取装置と第1図に示す読取装置との動作速度を示す説明
図、第7図は600℃でアニールした多結晶シリコン膜
の結晶構造を示す透過電子顕微鏡写真により表わした図
、第8図は650℃で7ニールした膜の結晶構造を示す
透過電子顕微鏡写真により表わした図、第9図は700
℃でアニールした膜の結晶構造を示す透過電子顕微鏡写
真により表わした図、第10図及び第11図はn−ch
MOsのしきい値及び移動度のチャンネルインプラ依存
性を示す特性図、第12図及び第13図はp −chM
OSのしきい値及び移動度のチャンネルインプラ依存
性を示す特性図である。
■・・・センサ基板
(2−a)、 (2−b)・・・スペーサ■・・・接着
層
(へ)・・・薄板ガラス
■・・・EL光源基板
■・・・透明電極
■・・・正孔伝導性有機薄膜
(8)・・・電子伝導性有機蛍光薄膜
(9)・・・低仕事関数金属電極
(10)・・・保護層
(11)・・・光電変換素子部
(12)・・・駆動回路(ポリ・シリコンTPT)(1
3)・・・プラテンローラ
(14)・・・原稿
(15)・・・遮光層FIG. 1 is a sectional view showing an embodiment of a reading device according to the present invention;
FIG. 2 is an equivalent circuit diagram of a drive circuit showing an embodiment of the reading device according to the present invention, FIG. 3 is a time chart diagram of input and output signals showing an embodiment of the reading device according to the present invention, and FIG. 4 is a diagram according to the present invention. 5(a) to 5(f) are process diagrams for explaining the process of manufacturing the sensor substrate shown in FIG. 4, and FIG. An explanatory diagram showing the operating speed of the reading device and the reading device shown in FIG. 1. FIG. 7 is a transmission electron micrograph showing the crystal structure of a polycrystalline silicon film annealed at 600°C. Figure 9 is a transmission electron micrograph showing the crystal structure of a film annealed at 650°C for 7 days.
Figures 10 and 11 are transmission electron micrographs showing the crystal structure of the film annealed at °C.
Characteristic diagrams showing the channel implant dependence of threshold and mobility of MOs, Figures 12 and 13 are p-chM
FIG. 2 is a characteristic diagram showing the dependence of OS threshold and mobility on channel implantation. ■...Sensor board (2-a), (2-b)...Spacer■...Adhesive layer (f)...Thin glass■...EL light source board■...Transparent electrode■ ... Hole conductive organic thin film (8) ... Electron conductive organic fluorescent thin film (9) ... Low work function metal electrode (10) ... Protective layer (11) ... Photoelectric conversion element part ( 12)...Drive circuit (polysilicon TPT) (1
3)...Platen roller (14)...Original (15)...Light shielding layer
Claims (3)
明絶縁基板上に配置された多結晶シリコン薄膜トランジ
スタからなる走査回路部とを少なくとも備えた読取装置
において、 前記走査回路部を構成する前記多結晶シリコン薄膜トラ
ンジスタの電界効果移動度が60cm^2/V・S以上
であることを特徴とする読取装置。(1) A reading device including at least a transparent insulating substrate, a photoelectric conversion section disposed on the transparent insulating substrate, and a scanning circuit section made of a polycrystalline silicon thin film transistor disposed on the transparent insulating substrate, A reading device characterized in that the field effect mobility of the polycrystalline silicon thin film transistor constituting the scanning circuit portion is 60 cm^2/V·S or more.
シリコン薄膜トランジスタの活性層は、多結晶シリコン
薄膜をイオン打ち込みで非晶質化する第1の工程と、 アニール処理により再結晶化させて多結晶シリコンとす
る第2の工程とから製造されることを特徴とする読取装
置の製造方法。(2) The active layer of the polycrystalline silicon thin film transistor constituting the scanning circuit section according to claim 1 is formed by a first step of making the polycrystalline silicon thin film amorphous by ion implantation, and recrystallization by an annealing treatment. A method for manufacturing a reading device, characterized in that the manufacturing method includes a second step of forming polycrystalline silicon.
シリコン薄膜トランジスタの活性層は、減圧CVD法で
堆積する第1の工程と、 Si^+イオンを加速電圧を変えて複数回イオン打ち込
みを行なう第2の工程と、 窒素雰囲気中でアニール処理を行なう第3の工程とから
製造されることを特徴とする読取装置の製造方法。(3) The active layer of the polycrystalline silicon thin film transistor constituting the scanning circuit section according to claim 2 includes a first step of depositing by low pressure CVD method, and ion implantation of Si^+ ions multiple times at different acceleration voltages. A method for manufacturing a reading device, comprising: a second step of performing an annealing treatment in a nitrogen atmosphere; and a third step of performing an annealing treatment in a nitrogen atmosphere.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1293976A JPH03155139A (en) | 1989-11-14 | 1989-11-14 | Image reader and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP1293976A JPH03155139A (en) | 1989-11-14 | 1989-11-14 | Image reader and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
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JPH03155139A true JPH03155139A (en) | 1991-07-03 |
Family
ID=17801632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP1293976A Pending JPH03155139A (en) | 1989-11-14 | 1989-11-14 | Image reader and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03155139A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100287666B1 (en) * | 1997-06-23 | 2001-04-16 | 마찌다 가쯔히꼬 | Active matrix substrate |
-
1989
- 1989-11-14 JP JP1293976A patent/JPH03155139A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100287666B1 (en) * | 1997-06-23 | 2001-04-16 | 마찌다 가쯔히꼬 | Active matrix substrate |
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