JPH03152655A - 割振り割込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ＠　＠ｃ　ｔ＞　４’１Ｍ８９ｊ　１この発明は割込
み制御回路に関し、特に複数のプロセッサに対する割振
り割込みの制御に関するものである。

〔従来の技術〕

第４図は従来の一般的な割込み制御回路の一般的なシス
テム構成を示すブロック図である。

図において、１はプロセッサ、２は割込み制御回路、６
ａ、６ｂ、６ｃはプロセッサ１へ情報を入力し、あるい
はプロセッサ１からの情報をを出力する複数の周辺回路
、３ａ、３ｂ、３ｃは複数の対応する周辺回路６ａ、６
ｂ、６ｃから割込み制御回路２へ割込み要求を伝達する
割込み入力、４は割込み制御回路２からプロセッサ１へ
割込み要求を伝達する割込み出力、５はプロセッサｌに
読み書きされるメモリ、７はプロセッサ１とメモリ５と
複数の周辺回路６ａ、６ｂ、６ｃとの間の情報を伝達す
るバスである。

第５図は従来の割込み制御回路を用いた複数のフロセッ
サで構成されるシステムのブロック図である。

図において、ｌａ、ｌｂは複数のプロセッサ、２ａ、２
ｂは複数の割込み制御回路、３ａは複数のプロセッサｌ
ｂから複数の割込みｔａｒａ回路２ａへ割込み要求を伝
達する割込み入力、３ｂは複数のプロセッサｌａから複
数の割込み制御回路２ｂへ割込み要求を伝達する割込み
入力、Ａは複数の割込み制御回路２ａから複数のプロセ
ッサ１ａへ割込み要求を伝達する割込み出力、４ｂは複
数の割込み制御回路２ｂから複数のプロセッサ１ｂへ割
込み要求を伝達する割込み出力、５ａ、５ｂは複数の対
応するプロセッサｌａ、１ｂに読み書きされるメモリ、
６ａ、６ｂは複数の対応するプロセッサｌａ、ｌｂへ情
報を人力し、あるいは複数の対応するプロセッサｌａ、
ｌｂからの情報を出力する周辺回路、７ａ、７ｂは複数
の対応するプロセッサｌａ、ｌｂと複数の対応するメモ
リ５ａ、５ｂと複数の対応する周辺回路６ａ、６ｂとの
間の情報を伝達するバスである。

次に動作を第４図を用いて説明する。

プロセッサ１はバス７を介してメモリ５と情報を交換し
ながら処理を行なう、あらかじめ割込み制御回路２は図
示しない手段で割込みの優先順位や禁止を判定するため
の情報を設定される０周辺回路６ａがプロセッサ１に処
理を依顛する場合、例えば周辺回路６ａがプロセッサ１
へ情報を入力する場合、周辺回路６ａは割込み人力３ａ
を経て割込み制御回路２に割込みを知らせる０割込み制
御回路２は図示いない手段であらかじめ設定された情報
にしたがって、割込みの優先順位や禁止を判定し必要に
応じて割込み出力４を経てプロセッサｌに割込みを知ら
せる。プロセッサ１は図示しない手段で要求された処理
、ここでは周辺回路６ａからプロセッサ１への情報の入
力を行なう、プロセッサｌは任意のタイミングに図示し
ない手段で、割込み制御回路２に設定されている割込み
の優先順位や禁止を判定するための情報の再設定を行な
うことができる。

次に複数のプロセッサでシステムを構成する場合の動作
を第５図を用いて説明する。プロセッサｌａ、ｌｂは各
々メモリ５ａ、５ｂ、周辺回路６ａ、５ｂとバス７ａ、
７ｂを介して情報を交換しながら独立した処理を行なう
ことができる。あらかじめ割込み制御回路２ａ、２ｂは
図示しない手段で割込の優先順位や禁止を判定するため
の情報を設定される。プロセッサ１ａがプロセッサ１ｂ
に処理を依幀する場合、プロセッサ１ａは割込み人力３
ｂを経て割込み制御回路２ｂに割込みを知らせる０割込
み制御回路２ｂは図示いない手段であらかじめ設定され
た情報にしたがって、割込みの優先順位や禁止を判定し
必要に応じて割込み出力４ｂを経てプロセッサｌｂに割
込みを知らせる。

プロセッサ１ｂは図示しない手段で要求された処理を行
なう、プロセッサ１ａ、１ｂは任意のタイミングに図示
しない手段で割込み制御回路２ａｓ２ｂに設定されてい
る割込みの優先順位や禁止を判定するための情報の再設
定を行なうことができる。

〔発明が解決しようとする課題〕

従来の割込み制御回路は複数の回路からの割込みを固定
した１つのプロセッサに知らせるように構成されていた
ので、システムが複数のプロセッサで構成されている場
合各々のプロセッサに割込みを知らせる為の複数の割込
み制御回路が必要であり、また各々のプロセッサ間の割
込みの関係が固定してしまうなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、割込み１１１回路が複数必要とせず、各々の
プロセッサ間の割込み関係が固定されることのない割振
り割込み制御回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る割振り割込み制御回路は、割込みの優先
順位や禁止を制御する割込み制御回路と、プロセッサや
周辺回路からの割込みをうける複数の割込み入力線と、
プロセッサに割込みを知らせる複数の割込み出力線と、
複数の割込み入力と複数の割込み出力の対応を示す情報
を保持する対応マトリックスと、複数の割込み入力と前
記複数の割込み出力の対応の禁止を示す情報を保持する
禁止マトリックスと、対応マトリックスに保持されてい
る情報をあらかじめ設定された手順で自動的に変更する
変更シーケンサと、他の複数のプロセッサと交信し対応
マトリックスと禁止マトリックスと変更シーケンサとを
制御するコントロールプロセッサを備え、対応マトリッ
クスに従った割込み制ｍを行なうようにしたものである
。

〔作用〕

この発明における割振り割込み制御回路は、対応マトリ
ックスを備えることにより従来複数のプロセッサでシス
テムを構成する場合複数必要であった割込み制御回路の
機能を１つの割振り割込み制御回路で置き換え可能とし
、またソフトウェアで対応マトリックスや禁止マトリッ
クスを任意に変更できることにより、従来固定されてい
た複数のプロセッサ間の割込み関係を柔軟にすることが
できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例による割振り割込み制御回
路のシステム構成を示すブロック図である。

図において、Ｉａ、ｌｂ、ｌｃは複数のプロセッサ、２
は割振り割込み制御回路、３ａ、３ｂ、３Ｃは複数のプ
ロセッサｌａ、ｌｂ、ｌｃがら割振り割込み制御回路２
へ割込み要求を伝達する複数の割込み入力、４ａ、４ｂ
、４ｃは割振り割込み制御回路２から複数のプロセッサ
ｌａ、１ｂ、１ｃへ割込み要求を伝達する複数の割込み
出力、５ａ、５ｂ、５ｃはプロセッサｌａ、ｌｂ、Ｉｃ
に読み書きされるメモリ、６ａ、６ｂ、６ｃは複数のプ
ロセッサｌａ、ｌｂへ情報を入力し、あるいは複数のプ
ロセッサ、１ａ、ｌｂからの情報を出力する周辺回路、
７ａ、７ｂ、７ｃは複数のプロセンｆｌａ、ｌｂ、ｌｃ
と前記複数のメモリ５ａｓ　５ｂｓ　５ｃと前記複数の
周辺回路６ａ、６ｂ。

６Ｃとの間の情報を伝達するバス、８は割振り割込み制
御回路２に読み書きされるメモリ、９は割振り割込み制
御回路２とメモリ８との間の情報を伝達するバスである
。

第２図は第１図の割振り割込み制御回路（２）の内部構
成を示すブロック図である。

図において、２は割振り割込み＄Ｊ　ｍ回路で以下によ
り構成されている。３は複数の割込み入力、４は複数の
割込み出力、１０は割込みの優先順位や禁止を制御し従
来例の割込み制御回路２ａ、２ｂに相当する機能を持つ
割込み制御回路、１１は複数のプロセッサ１ａ、ｌｂ、
ＩＣや図示しない周辺回路からの割込み入力と複数のプ
ロセッサ１ａ、１ｂ、ＩＣへの割込み出力との対応を示
す情報を保持する対応マトリックス、１２は複数のプロ
セッサ１ａ、１ｂ、ＩＣや図示しない周辺回路からの割
込み入力と複数のプロセッサｌａ、ｌｂ。

ＩＣへの割込み出力との対応の禁止を示す情報を保持す
る対応マトリックス１１と同じ構成の禁止マトリックス
、１３は対応マトリックス１１と禁止マトリックス１２
とに保持されている情報を図示しないあらかじめ設定さ
れた手順で自動的に変更する変更シーケンサ、１４は図
示しない手段により複数のプロセッサ１ａ、ｌｂ、ｌｃ
と交信し第３図はこの発明の一実施例による割振り割込
み回路の対応マトリックスと禁止マトリックスの対応関
係を示す状態遷移図である。

次に動作を図に用いて説明する。

従来のものと同様にプロセッサｌａ、ｌｂ、ＩＣは各々
メモリ５ａ、５ｂ、５ｃ、周辺回路６ａ、６ｂ、６ｃと
バス？ａ、７ｂ、７ｃを介して情報を交換しながら独立
した処理を行なうことができる。

あらかじめコントロールプロセッサ１４が内部バス１５
を経て図示しない手段で対応マトリックス１１、禁止マ
トリックス１２、変更シーケンサ１３の初期状態を設定
する。ここでは第３図の１の状態すなわち禁止マトリッ
クス１２には３ａ−４ａ、３ｂ−４ｂ、３ｃｍ４ｃが、
対応マトリックス１１には３ａ−４ｂ、３ｂ−４ｃ、３
ｃｍ４ａが設定されている。

従来のものと同様にプロセッサ１ａが他のプロセッサに
処理を依親する場合、割込み人力３ａを経て割振り割込
み制御回路２に割込みを知らせる。

割振り割込み制御回路２内部で割込み制御回路１０が割
込み人力３ａの優先順位や、割込みが禁止されているか
を判定し、対応マトリックス１１の対応３ａ−４ｂにし
たがって、割込み出力４ｂを経て対応先のプロセッサｌ
ｂに割込みを知らせる。

変更シーケンサ１３は禁止マトリックス１２を参照して
対応マトリックス１１を変更する。ここでは第３図の２
の状態すなわち対応マトリックス１１は３　ａ　　４　
Ｃ−３ｂ　　４　Ｃ％　３　Ｃ４ａに変更される。対応
先のプロセンサはプロセッサ１ｂは図示しない手段で要
求された処理を行なう。

コントロールプロセッサ１４は図示しない手段でプロセ
ッサｌａ％ｌｂ、ｌｃと情報を交換しまた、メモリ８と
バス９を経て情報を交換し任意のタイミングに内部バス
１５を経て図示しない手段で、対応マトリックス１１、
禁止マトリックス１２、変更シーケンサ１３の再設定を
行なうことができる。

このように、上記実施例の対応マトリックスを備えた割
振り割込み制御回路により、従来より単純なシステム構
成で、従来よりも柔軟な割込み関係を形成できる。

なお、上記実施例では割振り割込み制御回路２は変更シ
ーケンサ１３を備えた場合を示しているが、変更シーケ
ンサ１３は無くてもよい、この場合、対応マトリックス
１１、禁止マトリックス１２をコントロールプロセッサ
１４が直接変更する。

また、上記実施例では割振り割込み制御回路２はコント
ロールプロセッサ１４を備えた場合を示しているが、コ
ントロールプロセッサ１４は無（でもよい、この場合、
他のプロセッサｌａ、ｌｂ、Ｉｃが対応マトリックス！
！、禁止マトリックス１２、変更シーケンサ１３を直接
変更する。

さらに、上記実施例では割振り割込み制御回路２は禁止
マトリックス１２を備えた場合を示しているが、禁止マ
トリックス１２は無くてもよい。

この場合、変更シーケンサによる自動変更は慎重に行な
う必要がある。

〔発明の効果） 以上のようにこの発明によれば、対応マトリ７クスを備
えることにより１つの割振り割込み制御回路で複数のプ
ロセッサ間の割込みを制御でき、ソフトウェアで対応マ
トリックスや禁止マトリックスを任意に変更できること
により複数のプロセッサ間の割込み関係を柔軟にするこ
とができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による割振り割込み制御回
路のシステム構成を示すブロック図、第２図は第１図の
割振り割込制御回路（２）の内部ブロック図、第３図は
この発明の対応マトリックス１１と禁止マトリックス１
２の状態を示す状態遷移図、第４図は従来の割込み制御
回路の一般的なシステムのブロック図、第５図は従来の
割込み制御回路を用いた複数のプロセッサで構成される
システムのブ２７り図である。 図において、ｌ　ａ　ｗ　ｌ　ｃはプロセッサ、２は割
振り割込み１Ｍ１１回路、３ａ〜３Ｃは割込み入力、４
　ａ　〜４　ｃ割込み出力、５ａ〜５ｃｓ　８はメモリ
、６ａ〜６ｃは周辺回路、７３〜７ｃ、９はバス、１０
は割込み制御回路、１１は対応マトリックス、１２は禁
止マトリックス、１３は変更シーケンサ、１４はコント
ロールプロセッサである。

Claims (1)

【特許請求の範囲】
1. 割込みの優先順位や禁止を制御する割込み制御回路と、
   プロセッサや周辺回路からの割込みをうける複数の割込
   み入力と、プロセッサに割込みを知らせる複数の割込み
   出力と、前記複数の割込入力と前記複数の割込み出力の
   対応を示す情報を保持する対応マトリックスと、前記複
   数の割込み入力と前記複数の割込み出力の対応の禁止を
   示す情報を保持する禁止マトリックスと、前記対応マト
   リックスに保持されている情報をあらかじめ設定された
   手順で自動的に変更する変更シーケンサと、他の複数の
   プロセッサと交信し前記対応マトリックスと前記禁止マ
   トリックスと前記変更シーケンサとを制御するコントロ
   ールプロセッサを備え、前記対応マトリックスに従った
   割込み制御を行なうことを特徴とする割振り割込み制御
   回路。