JPH0315219B2 - - Google Patents
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- JPH0315219B2 JPH0315219B2 JP55051272A JP5127280A JPH0315219B2 JP H0315219 B2 JPH0315219 B2 JP H0315219B2 JP 55051272 A JP55051272 A JP 55051272A JP 5127280 A JP5127280 A JP 5127280A JP H0315219 B2 JPH0315219 B2 JP H0315219B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
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- Physics & Mathematics (AREA)
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- Computational Mathematics (AREA)
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Description
本発明はデイジタル信号処理用LSIに関する。
デイジタルフイルタや高速離散フーリエ変換
（以下FFTと略称する。）等のデイジタル信号処
理では乗算器、加減算及び遅延素子が基本構成要
素になつており、これら３種の要素を組合わせて
目的とする機能を実現している。特にデイジタル
信号処理技術を通信の分野に適用しようとする場
合、実時間処理が要求される。このような実時間
処理を対象とするデイジタル信号処理回路では、
演算処理速度が高速であることが要求されるた
め、従来はICでハードウエアを構成していた。
例えば乗算器チツプ、加減算チツプ、ランダム・
アクセス・メモリ（以下RAMと略称する。）及
びその他制御用チツプ等を複数個用いて構成する
ためハードウエア規模が大きくなるという欠点が
あつた。特に乗算器の乗算速度が所要乗算速度に
比べて小さい場合には、複数個の乗算器を用いて
実現しなければならず、全体のハードウエア規模
増大の主要因となつていた。 一方市販のマイクロプロセツサを利用して実時
間処理を対象とするデイジタル信号処理回路を構
成しようとする試みも行われている。この場合バ
イポーラーのビツトスライス・マイクロプロセツ
サは、MOSのマイクロプロセツサに比べて演算
処理能力の点から有効である。また個別ICによ
り構成する場合と比べて非常に有利である点はプ
ログラムメモリの内容を変更するのみで同一のハ
ードウエアを用いて、多機能の演算ができること
である。しかしながら、バイポーラーのビツトス
ライス・マイクロプロセツサでさえも、単位時間
当りの所要演算量の多い実時間処理を対象とした
時、処理速度が遅いため、前述の個別ICによる
構成に比較してさらにハードウエア規模が大きく
なるという欠点があつた。 そこで、ハードウエア規模の減少を目的とし
て、最近目ざましい進歩をとげたデバイス技術を
利用したデイジタル信号処理用LSIの開発が活発
に行われている。LSI化の方向としては、次の４
点が考えられている。 第１には、個々のIC例えば乗算器や加減算器
の処理速度を上げることにより、全体のハードウ
エア規模を減少させようとする試みである。この
方法では、構成要素単位に１チツプ化されるため
に、ある程度以上のハードウエア規模の減少は期
待できず、また、クロツク周波数が高いために、
全体の消費電力が大きくなるという欠点がある。 第２には複数個の乗算器及び加減算器を１チツ
プに収容しようとする試みである。この方法は、
汎用性を狙うためには、個々の乗算器及び加減算
器を独立に使用できるようにする必要があり、入
出力のピン数が多くなつてしまうこと、個々の入
出力データのタイミングを合わせるためには外付
のICが必要となる場合が多い等の欠点がある。 第３には、汎用性を犠性にして、第２の方法の
欠点を補なうために専用LSI化するという試みで
ある。LSI化は演算部分だけでなく、遅延要素も
含めることも行われている。つまり、この方法は
現在のデバイス技術で収容可能な範囲の特定の機
能に対しLSI化を行うため、対象とする回路に対
しては最小のハードウエア規模で構成可能な最適
解を与えるものである。しかしながら、専用LSI
化するために、あるシステムを構成する時、少量
多品種のLSIの設計・開発が必要となり、非常に
コストが高くなつてしまう。 第４には、マイクロプロセツサの処理能力をさ
らに高めたシグナルプロセツサの開発である。シ
グナルプロセツサでは、演算部の他に、プログラ
ムROM、係数ROM、データ収容RAMさらに乗
算器まで１チツプに収容されおり、実時間信号処
理を対象としている。この方法は、汎用性に富む
即ち、プログラムを変更することにより容易に多
機能を実現できるという長所を有しているけれど
も演算ビツト数が固定されており演算精度が要求
されるシステムでは、演算語長の長いLSIを開発
する必要があり、ハードウエアが増大するため、
処理速度が低くなつたり、外付の回路が多くなつ
てしまう。またシングルチヤネル処理には適して
いるが、多チヤネル処理では、データの入出力処
理時間が演算時間に比べて無視できなくなり、演
算処理速度の低下を招くという欠点が生じる。 第１の方法は、独立で行われることもあるが、
他の第２〜第４の方法と組合わせて実現されるこ
とも多い。以上述べたように、実時間処理を対象
としたデイジタル信号処理回路のLSI化には色々
な試みがなされているが、それぞれ一長一短があ
り特に、多チヤネル処理を目的としたものについ
ては、以下の条件を満足するようなLSIのアーキ
テクチヤーが必要となる。 (1) 汎用性があること。 (2) 入出力端子数がなるべく少ないこと。 (3) 外付の回路がなるべく少なくてすむこと。 (4) ユーザーにとつて使いやすいこと。 以上列挙した条件は、互いに矛盾するものがあ
る。例えば条件(1)と条件(2)及び(3)は一般には相反
する条件と考えられる。前で述ぺたLSI化の方法
の中で第２の方法は、条件(1)を重視したものであ
り、第３の方法は、条件(2)，(3)を重視したもので
ある。従つて、従来のLSI化の方法では、条件(1)
〜(4)をすべて満足することは不可能であつた。 そこで本発明の目的は、汎用性のあるデイジタ
ル信号処理用LSIを提供することにある。 また本発明の他の目的は、入出力端子数がなる
べく少なく、しかも外付の回路がなるべく少ない
デイジタル信号処理用LSIを提供することにあ
る。 さらに本発明の別の目的はユーザーに対し使い
易いデイジタル信号処理用LSIを提供することに
ある。 次に図面を参照して本発明について詳細に説明
する。 第１図は本発明の一実施例を示すブロツク図で
ある。同図において、参照数字１００はデータ入
力回路、参照数字２００は係数入力回路、参照数
字３００は乗算回路、参照数字４００は加算回
路、参照数字５００は選択信号発生回路、参照数
字６００は制御信号発生回路である。また、参照
英字X0〜X3及びY0〜Y3は、データを入力するた
めの入力端子参照英字C0〜C7は、係数を入力す
るための入力端子、参照英字F0〜F2は、フアン
クシヨンを選択するための入力端子、参照英字
CLK，Sin，Vcc及びGNDは、それぞれクロツ
ク、同期信号、電源及びグランドを入力するため
の入力端子である。但し、後で説明するように入
力端子X0及びX2は、特定のフアンクシヨンでは
出力端子として使用されることがある。参照英字
Z0〜Z3は、データを出力するための出力端子、参
照英字Soutは同期信号を出力するための出力端
子である。さらに、参照英字D0〜D7，P0〜P5，
u0〜u3，V0〜V3，W0〜W3，Q0〜Q5及びR0〜R5
は中間端子である。 以下の説明では、入出力データ及び係数は最小
重みビツト（以下LSBと略称する。）フアースト
のシリアルデータ形式とし、２の補数表示で表わ
されているものと仮定する。 第１図において、入力端子F0，F1及びF2に入
力されるバイナリー信号“０”又は“１”の組合
せにより、８個のフアンクシヨンのうち１個のフ
アンクシヨンを選択することが出来る。即ち、入
力端子F0，F1及びF2に入力された信号は選択信
号発生回路５００に入力され、選択信号f0〜f11を
発生する。前記選択信号f0〜f11はデータ入力回路
１００、係数入力回路２００及び加算回路４００
に入力され、それぞれ選択回路の選択信号とな
り、データの接続状態を決定する。表１は、選択
信号発生回路５００の真理値表を示したものであ
る。
（以下FFTと略称する。）等のデイジタル信号処
理では乗算器、加減算及び遅延素子が基本構成要
素になつており、これら３種の要素を組合わせて
目的とする機能を実現している。特にデイジタル
信号処理技術を通信の分野に適用しようとする場
合、実時間処理が要求される。このような実時間
処理を対象とするデイジタル信号処理回路では、
演算処理速度が高速であることが要求されるた
め、従来はICでハードウエアを構成していた。
例えば乗算器チツプ、加減算チツプ、ランダム・
アクセス・メモリ（以下RAMと略称する。）及
びその他制御用チツプ等を複数個用いて構成する
ためハードウエア規模が大きくなるという欠点が
あつた。特に乗算器の乗算速度が所要乗算速度に
比べて小さい場合には、複数個の乗算器を用いて
実現しなければならず、全体のハードウエア規模
増大の主要因となつていた。 一方市販のマイクロプロセツサを利用して実時
間処理を対象とするデイジタル信号処理回路を構
成しようとする試みも行われている。この場合バ
イポーラーのビツトスライス・マイクロプロセツ
サは、MOSのマイクロプロセツサに比べて演算
処理能力の点から有効である。また個別ICによ
り構成する場合と比べて非常に有利である点はプ
ログラムメモリの内容を変更するのみで同一のハ
ードウエアを用いて、多機能の演算ができること
である。しかしながら、バイポーラーのビツトス
ライス・マイクロプロセツサでさえも、単位時間
当りの所要演算量の多い実時間処理を対象とした
時、処理速度が遅いため、前述の個別ICによる
構成に比較してさらにハードウエア規模が大きく
なるという欠点があつた。 そこで、ハードウエア規模の減少を目的とし
て、最近目ざましい進歩をとげたデバイス技術を
利用したデイジタル信号処理用LSIの開発が活発
に行われている。LSI化の方向としては、次の４
点が考えられている。 第１には、個々のIC例えば乗算器や加減算器
の処理速度を上げることにより、全体のハードウ
エア規模を減少させようとする試みである。この
方法では、構成要素単位に１チツプ化されるため
に、ある程度以上のハードウエア規模の減少は期
待できず、また、クロツク周波数が高いために、
全体の消費電力が大きくなるという欠点がある。 第２には複数個の乗算器及び加減算器を１チツ
プに収容しようとする試みである。この方法は、
汎用性を狙うためには、個々の乗算器及び加減算
器を独立に使用できるようにする必要があり、入
出力のピン数が多くなつてしまうこと、個々の入
出力データのタイミングを合わせるためには外付
のICが必要となる場合が多い等の欠点がある。 第３には、汎用性を犠性にして、第２の方法の
欠点を補なうために専用LSI化するという試みで
ある。LSI化は演算部分だけでなく、遅延要素も
含めることも行われている。つまり、この方法は
現在のデバイス技術で収容可能な範囲の特定の機
能に対しLSI化を行うため、対象とする回路に対
しては最小のハードウエア規模で構成可能な最適
解を与えるものである。しかしながら、専用LSI
化するために、あるシステムを構成する時、少量
多品種のLSIの設計・開発が必要となり、非常に
コストが高くなつてしまう。 第４には、マイクロプロセツサの処理能力をさ
らに高めたシグナルプロセツサの開発である。シ
グナルプロセツサでは、演算部の他に、プログラ
ムROM、係数ROM、データ収容RAMさらに乗
算器まで１チツプに収容されおり、実時間信号処
理を対象としている。この方法は、汎用性に富む
即ち、プログラムを変更することにより容易に多
機能を実現できるという長所を有しているけれど
も演算ビツト数が固定されており演算精度が要求
されるシステムでは、演算語長の長いLSIを開発
する必要があり、ハードウエアが増大するため、
処理速度が低くなつたり、外付の回路が多くなつ
てしまう。またシングルチヤネル処理には適して
いるが、多チヤネル処理では、データの入出力処
理時間が演算時間に比べて無視できなくなり、演
算処理速度の低下を招くという欠点が生じる。 第１の方法は、独立で行われることもあるが、
他の第２〜第４の方法と組合わせて実現されるこ
とも多い。以上述べたように、実時間処理を対象
としたデイジタル信号処理回路のLSI化には色々
な試みがなされているが、それぞれ一長一短があ
り特に、多チヤネル処理を目的としたものについ
ては、以下の条件を満足するようなLSIのアーキ
テクチヤーが必要となる。 (1) 汎用性があること。 (2) 入出力端子数がなるべく少ないこと。 (3) 外付の回路がなるべく少なくてすむこと。 (4) ユーザーにとつて使いやすいこと。 以上列挙した条件は、互いに矛盾するものがあ
る。例えば条件(1)と条件(2)及び(3)は一般には相反
する条件と考えられる。前で述ぺたLSI化の方法
の中で第２の方法は、条件(1)を重視したものであ
り、第３の方法は、条件(2)，(3)を重視したもので
ある。従つて、従来のLSI化の方法では、条件(1)
〜(4)をすべて満足することは不可能であつた。 そこで本発明の目的は、汎用性のあるデイジタ
ル信号処理用LSIを提供することにある。 また本発明の他の目的は、入出力端子数がなる
べく少なく、しかも外付の回路がなるべく少ない
デイジタル信号処理用LSIを提供することにあ
る。 さらに本発明の別の目的はユーザーに対し使い
易いデイジタル信号処理用LSIを提供することに
ある。 次に図面を参照して本発明について詳細に説明
する。 第１図は本発明の一実施例を示すブロツク図で
ある。同図において、参照数字１００はデータ入
力回路、参照数字２００は係数入力回路、参照数
字３００は乗算回路、参照数字４００は加算回
路、参照数字５００は選択信号発生回路、参照数
字６００は制御信号発生回路である。また、参照
英字X0〜X3及びY0〜Y3は、データを入力するた
めの入力端子参照英字C0〜C7は、係数を入力す
るための入力端子、参照英字F0〜F2は、フアン
クシヨンを選択するための入力端子、参照英字
CLK，Sin，Vcc及びGNDは、それぞれクロツ
ク、同期信号、電源及びグランドを入力するため
の入力端子である。但し、後で説明するように入
力端子X0及びX2は、特定のフアンクシヨンでは
出力端子として使用されることがある。参照英字
Z0〜Z3は、データを出力するための出力端子、参
照英字Soutは同期信号を出力するための出力端
子である。さらに、参照英字D0〜D7，P0〜P5，
u0〜u3，V0〜V3，W0〜W3，Q0〜Q5及びR0〜R5
は中間端子である。 以下の説明では、入出力データ及び係数は最小
重みビツト（以下LSBと略称する。）フアースト
のシリアルデータ形式とし、２の補数表示で表わ
されているものと仮定する。 第１図において、入力端子F0，F1及びF2に入
力されるバイナリー信号“０”又は“１”の組合
せにより、８個のフアンクシヨンのうち１個のフ
アンクシヨンを選択することが出来る。即ち、入
力端子F0，F1及びF2に入力された信号は選択信
号発生回路５００に入力され、選択信号f0〜f11を
発生する。前記選択信号f0〜f11はデータ入力回路
１００、係数入力回路２００及び加算回路４００
に入力され、それぞれ選択回路の選択信号とな
り、データの接続状態を決定する。表１は、選択
信号発生回路５００の真理値表を示したものであ
る。
【表】
表１から明らかなように本発明の実施例による
デイジタル信号処理用LSIアーキテクチヤーで
は、FUNC0〜FUNC7の８種類のフアンクシヨ
ンを選択出来るように構成されている。選択信号
発生回路５００は、ロジツクの組合せで構成する
こともできるし、リード・オンリー・メモリ
（ROM）を用いても実現できる。入力端子CLK
に入力されるクロツクは、データ入力回路１０
０、係数入力回路２００、乗算回路３００、加算
回路４００及び制御信号発生回路６００に供給さ
れる。また入力端子Sinに入力された同期信号は、
制御信号発生回路６００に入り、データ入力回路
１００、係数入力回路２００、乗算回路３００及
び加算回路４００の各部に必要な各種制御信号を
発生すると共に、各フアンクシヨンに応じて入力
同期信号を遅延させて出力端子Soutに出力する。 一方８個の入力データは入力端子X0〜X3及び
Y0〜Y3を介してデータ入力回路１００に供給さ
れる。またデータ入力回路１００の出力データは
14個あり、そのうちの８個のデータは中間端子u0
〜u3及びv0〜v3を介して乗算回路３００に入力さ
れ、残りの６個のデータは中間端子Q0〜Q5を介
して加算回路に供給される。さらに８個の係数デ
ータは、入力端子C0〜C7を介して係数入力回路
２００に供給される。係数入力回路２００の出力
データは14個あり、そのうちの８個のデータは中
間端子D0〜D7を介して乗算回路３００に供給さ
れ、残りの６個のデータは中間端子P0〜P5を介
してデータ入力回路１００に供給される。乗算回
路３００の４個の出力データは中間端子W0〜W3
を介して加算回路４００に供給される。加算回路
４００の出力データは10個あり、そのうち４個の
データは出力端子Z0〜Z3に現われ、残りの６個の
データは中間端子R0〜R5を介してデータ入力回
路１００に供給されている。 次に、データ入力回路１００、係数入力回路２
００、乗算回路３００及び加算回路４００につい
て図面を用いて詳細に説明する。 第２図は、第１図に示したデータ入力回路１０
０の詳細ブロツク図である。同図において、参照
英字X0〜X3及びY0〜Y3は入力端子、参照英字u0
〜u3，V0〜V3，Q0〜Q5及びR0〜R5は中間端子、
参照英字f0〜f3は選択信号であり、第１図と同一
の参照英字は第２図においても同一の端子を意味
する。参照数字１1及び１2はトライ・ステート・
バフアー、参照数字２1〜２4は入力データを1/2
にするための1/2スケーリング回路、参照数字３1
及び３2は20〜2-7のスケーリングを行うための
2-nスケーリング回路（但しｎ＝０，１，…，
７）、参照数字４1〜４4，５1〜５2，６1〜６4及び
７1〜７4はそれぞれ２入力選択回路である。 第２図に示したデータ入力回路の主要な機能
は、入力データに対し予めスケーリングを行うこ
とと、第１図における乗算回路３及び加算回路４
を含めた回路におけるデータの接続状態を各フア
ンクシヨンにより決定することである。４個の入
力データは入力端子X0〜X3を介して、それぞれ
２入力選択回路４1〜４4の第１の入力として及び
１／２スケーリング回路２1〜２4に供給される。但
し表２から明らかなように、FUNC7の時には、
f2は“１”になるから中間端子R4と入力端子X0
及び中間端子R5と入力端子X2はそれぞれ接続状
態となり、この時入力端子X0及びX2は、出力端
子として用いられる。FUNC7以外の残りの７種
類のフアンクシヨンの時X0及びX2はもちろん入
力端子として使用される。４個の1/2スケーリン
グ回路２1〜２4の出力データは、それぞれ２入力
選択回路４1〜４4の第２の入力として供給され
る。さらに４個の２入力選択回路４1〜４4出力デ
ータはそれぞれ２入力選択回路６1〜６4の第１の
入力として供給される。また、４個の中間端子
R0〜R4から入力されたデータは、それぞれ２入
力選択回路６1〜６4の第２の入力として供給され
る。４個の２入力選択回路６1〜６4の出力データ
は、それぞれ中間端子u0〜u3に現われる。２入力
選択回路６1，６2，６3及び６4の出力データはそ
れぞれ２入力選択回路７2，７1，７4及び７3の第
１の入力として供給される。さらに２入力選択回
路７1〜７4の第２の入力データとしては、それぞ
れ入力端子Y0，Y1に入力されるデータ及び２入
力選択回路５1，５2の出力データが供給される。
２入力選択回路７1〜７4の出力データはそれぞれ
中間端子V0〜V3に現われる。一方入力端子Y0及
びY1はそれぞれ中間端子Q0及びQ1に接続されて
いる。さらに、入力端子Y2及びY3から入力され
たデータは、それぞれ２入力選択回路５1及び５2
の第１の入力として供給されると同時に、2-nス
ケーリング回路３1及び３2を介して２入力選択回
路５1及び５2の第２の入力としても供給されてい
る。２入力選択回路５1及び５2の出力データは、
それぞれ中間端子Q2及びQ3に現われる。また２
入力選択回路４2及び４4の出力データはそれぞれ
中間端子Q4及びQ5に現われる。 次に、２入力選択回路４1〜４4，５1，５2，６1
〜６4及び７1〜７4について動作を説明する。２
入力選択回路４1〜４4には共に選択信号としてf1
が入力されている。表１から明らかなように、f1
はFUNC5の時“１”でその他のフアンクシヨン
では“０”となつている。ここで第２図以降の各
図における２入力選択回路では、選択信号が
“０”の時には第１の入力（各２入力選択回路の
上側の入力）を、選択信号が“１”の時には第２
の入力（各２入力選択回路の下側の入力）を選択
して出力するものとする。従つて、２入力選択回
路４1〜４4ではFUNC5の時のみそれぞれ1/2スケ
ーリング回路２1〜２4の出力を選択して出力する
ことになる。また２入力選択回路５1及び５2に選
択信号として共にf0が入力されているから表１よ
りFUNC6及びFUNC7の時のみそれぞれ2-nスケ
ーリング回路３1及び３2の出力データを選択して
出力する。２入力選択回路６1〜６4には選択信号
として共にf2が入力されているから表１より
FUNC7の時のみそれぞれ中間端子R0〜R3に現わ
れるデータを選択して出力する。さらに、２入力
選択回路７1〜７4には選択信号として共にf4が入
力されているから表１よりFUNC0，FUNC1及
びFUNC2の時のみそれぞれ中間端子Q0〜Q3に現
われるデータを選択して出力する。以上のように
して、８種類のフアンクシヨンに応じて、それぞ
れデータの接続状態が決定される。 次に第２図における1/2スケーリング回路２1〜
２4及び2-nスケーリング回路３1及び３2について
詳細に説明する。 第３図は、2-nスケーリング回路の一実施例を
示したブロツク図である。同図において参照数字
８は入力端子、参照数字９はタツプ付遅延素子、
参照数字１０は遅延素子、参照数字１１は２入力
選択回路、参照数字１２は出力端子、参照数字１
３はラツチ回路、ブロツク１４1，１４2及び１４
３は２入力選択回路、参照数字１５は８入力選択
回路である。また、参照英字P0，P1及びP2は第
１図と対応する中間端子、参照英字t0，t1及びt2
は制御信号、参照英字f0は選択信号である。 第３図に示した2-nスケーリング回路は、第２
図の2-nスケーリング回路３1及び３2の詳細ブロ
ツク図であり、第３図における中間端子P0，P1
及びP2は、第２図の2-nスケーリング回路３1に対
応し、第３図における中間端子P3，P4及びP5は
第２図の2-nスケーリング回路３2に対応してい
る。入力端子８から入力されたデータは、タツプ
付遅延素子９及びラツチ回路１３に入力される。
今入力データはLSBフアーストであるから、各
ワードの最終ビツトに当る最大重みビツト（以下
MSBと略称する。）がラツチ回路１３により１ワ
ード分の長さだけラツチされて出力される。９頁
４行目から７行目までで説明しているように、こ
こでで想定しているデータ形式は、すべてLSB
フアーストのシリアルデータ形式である。従つ
て、１ワードの最終ビツトであるMSBを１ワー
ド内で拡張することにより、２のべき乗のスケー
リングを行うことができる。例えばMSBをｎビ
ツトだけ増加させることによりデータを2-n倍に
することが可能となる。これを実現するため、ま
ずラツチ回路１３により、各ワードのMSBを１
ワード分のビツト数だけ拡張して出力する。次
に、２入力選択回路１４1，……，１４2及び１４
３により、拡張すべきMSBのビツト数をそれぞれ
７ビツト、……、２ビツト、１ビツトに設定され
たデータを生成する。最後に、選択回路１５を用
いてこれらMSBが８ビツト、……、２ビツトに
拡張されたデータ群と、MSBが１ビツトの元の
データの内から１つを選択して出力することによ
り2n（ｎ＝０，……，７）のスケーリング機能を
実現することが可能となる。なお、タツプ付き遅
延素子９は、選択回路１５の出力データに対し、
スケーリング量の如何にかかわらず、１ワードデ
ータのタイミング位置が同一になるようにするた
めの機能を果たしている。そこでまずラツチ回路
１３の出力データは、２入力選択回路１４1，…
…，１４2及び１４3の第２入力として供給され
る。一方タツプ付遅延素子９に入力されたデータ
は、１ビツト毎に遅延されて各タツプに出力され
それぞれ７個の２入力選択回路１４1，…，１４2
及び１４3の第１の入力として供給される。タツ
プ付遅延素子９の出力は、８入力選択回路１５の
第１の入力として、２入力選択回路１４3，１４
２，…，１４1の出力はそれぞれ８入力選択回路１
５の第２，第３，…，第８の入力として供給され
る。さらに、７個の２入力選択回路１４1，…，
１４2及び１４3には選択信号としてそれぞれt0，
…，t1及びt2が入力されているから、それぞれ符
号ビツトを７ビツト，…，２ビツト及び１ビツト
だけ拡張されて出力される。従つて、８入力選択
回路１５の第１の入力にはスケーリングなしのデ
ータが、第２の入力には2-1のスケーリングを受
けたデータが、第３の入力には、2-2のスケーリ
ングを受けたデータが、さらに第８の入力には
2-7のスケーリングを受けたデータがそれぞれ入
力される。従つて、中間端子P0，P1及びP2（又は
P3，P4及びP5）から入力される選択信号の“０”
及び“１”の組合せにより、20〜2-7の８種類の
スケーリングの中から１個を選択して８入力選択
回路１５の出力データとすることが可能となる。
表２は、中間端子P0，P1及びP2（又はP3，P4及び
P5）から入力される選択信号とスケーリング量
をまとめたものである。
デイジタル信号処理用LSIアーキテクチヤーで
は、FUNC0〜FUNC7の８種類のフアンクシヨ
ンを選択出来るように構成されている。選択信号
発生回路５００は、ロジツクの組合せで構成する
こともできるし、リード・オンリー・メモリ
（ROM）を用いても実現できる。入力端子CLK
に入力されるクロツクは、データ入力回路１０
０、係数入力回路２００、乗算回路３００、加算
回路４００及び制御信号発生回路６００に供給さ
れる。また入力端子Sinに入力された同期信号は、
制御信号発生回路６００に入り、データ入力回路
１００、係数入力回路２００、乗算回路３００及
び加算回路４００の各部に必要な各種制御信号を
発生すると共に、各フアンクシヨンに応じて入力
同期信号を遅延させて出力端子Soutに出力する。 一方８個の入力データは入力端子X0〜X3及び
Y0〜Y3を介してデータ入力回路１００に供給さ
れる。またデータ入力回路１００の出力データは
14個あり、そのうちの８個のデータは中間端子u0
〜u3及びv0〜v3を介して乗算回路３００に入力さ
れ、残りの６個のデータは中間端子Q0〜Q5を介
して加算回路に供給される。さらに８個の係数デ
ータは、入力端子C0〜C7を介して係数入力回路
２００に供給される。係数入力回路２００の出力
データは14個あり、そのうちの８個のデータは中
間端子D0〜D7を介して乗算回路３００に供給さ
れ、残りの６個のデータは中間端子P0〜P5を介
してデータ入力回路１００に供給される。乗算回
路３００の４個の出力データは中間端子W0〜W3
を介して加算回路４００に供給される。加算回路
４００の出力データは10個あり、そのうち４個の
データは出力端子Z0〜Z3に現われ、残りの６個の
データは中間端子R0〜R5を介してデータ入力回
路１００に供給されている。 次に、データ入力回路１００、係数入力回路２
００、乗算回路３００及び加算回路４００につい
て図面を用いて詳細に説明する。 第２図は、第１図に示したデータ入力回路１０
０の詳細ブロツク図である。同図において、参照
英字X0〜X3及びY0〜Y3は入力端子、参照英字u0
〜u3，V0〜V3，Q0〜Q5及びR0〜R5は中間端子、
参照英字f0〜f3は選択信号であり、第１図と同一
の参照英字は第２図においても同一の端子を意味
する。参照数字１1及び１2はトライ・ステート・
バフアー、参照数字２1〜２4は入力データを1/2
にするための1/2スケーリング回路、参照数字３1
及び３2は20〜2-7のスケーリングを行うための
2-nスケーリング回路（但しｎ＝０，１，…，
７）、参照数字４1〜４4，５1〜５2，６1〜６4及び
７1〜７4はそれぞれ２入力選択回路である。 第２図に示したデータ入力回路の主要な機能
は、入力データに対し予めスケーリングを行うこ
とと、第１図における乗算回路３及び加算回路４
を含めた回路におけるデータの接続状態を各フア
ンクシヨンにより決定することである。４個の入
力データは入力端子X0〜X3を介して、それぞれ
２入力選択回路４1〜４4の第１の入力として及び
１／２スケーリング回路２1〜２4に供給される。但
し表２から明らかなように、FUNC7の時には、
f2は“１”になるから中間端子R4と入力端子X0
及び中間端子R5と入力端子X2はそれぞれ接続状
態となり、この時入力端子X0及びX2は、出力端
子として用いられる。FUNC7以外の残りの７種
類のフアンクシヨンの時X0及びX2はもちろん入
力端子として使用される。４個の1/2スケーリン
グ回路２1〜２4の出力データは、それぞれ２入力
選択回路４1〜４4の第２の入力として供給され
る。さらに４個の２入力選択回路４1〜４4出力デ
ータはそれぞれ２入力選択回路６1〜６4の第１の
入力として供給される。また、４個の中間端子
R0〜R4から入力されたデータは、それぞれ２入
力選択回路６1〜６4の第２の入力として供給され
る。４個の２入力選択回路６1〜６4の出力データ
は、それぞれ中間端子u0〜u3に現われる。２入力
選択回路６1，６2，６3及び６4の出力データはそ
れぞれ２入力選択回路７2，７1，７4及び７3の第
１の入力として供給される。さらに２入力選択回
路７1〜７4の第２の入力データとしては、それぞ
れ入力端子Y0，Y1に入力されるデータ及び２入
力選択回路５1，５2の出力データが供給される。
２入力選択回路７1〜７4の出力データはそれぞれ
中間端子V0〜V3に現われる。一方入力端子Y0及
びY1はそれぞれ中間端子Q0及びQ1に接続されて
いる。さらに、入力端子Y2及びY3から入力され
たデータは、それぞれ２入力選択回路５1及び５2
の第１の入力として供給されると同時に、2-nス
ケーリング回路３1及び３2を介して２入力選択回
路５1及び５2の第２の入力としても供給されてい
る。２入力選択回路５1及び５2の出力データは、
それぞれ中間端子Q2及びQ3に現われる。また２
入力選択回路４2及び４4の出力データはそれぞれ
中間端子Q4及びQ5に現われる。 次に、２入力選択回路４1〜４4，５1，５2，６1
〜６4及び７1〜７4について動作を説明する。２
入力選択回路４1〜４4には共に選択信号としてf1
が入力されている。表１から明らかなように、f1
はFUNC5の時“１”でその他のフアンクシヨン
では“０”となつている。ここで第２図以降の各
図における２入力選択回路では、選択信号が
“０”の時には第１の入力（各２入力選択回路の
上側の入力）を、選択信号が“１”の時には第２
の入力（各２入力選択回路の下側の入力）を選択
して出力するものとする。従つて、２入力選択回
路４1〜４4ではFUNC5の時のみそれぞれ1/2スケ
ーリング回路２1〜２4の出力を選択して出力する
ことになる。また２入力選択回路５1及び５2に選
択信号として共にf0が入力されているから表１よ
りFUNC6及びFUNC7の時のみそれぞれ2-nスケ
ーリング回路３1及び３2の出力データを選択して
出力する。２入力選択回路６1〜６4には選択信号
として共にf2が入力されているから表１より
FUNC7の時のみそれぞれ中間端子R0〜R3に現わ
れるデータを選択して出力する。さらに、２入力
選択回路７1〜７4には選択信号として共にf4が入
力されているから表１よりFUNC0，FUNC1及
びFUNC2の時のみそれぞれ中間端子Q0〜Q3に現
われるデータを選択して出力する。以上のように
して、８種類のフアンクシヨンに応じて、それぞ
れデータの接続状態が決定される。 次に第２図における1/2スケーリング回路２1〜
２4及び2-nスケーリング回路３1及び３2について
詳細に説明する。 第３図は、2-nスケーリング回路の一実施例を
示したブロツク図である。同図において参照数字
８は入力端子、参照数字９はタツプ付遅延素子、
参照数字１０は遅延素子、参照数字１１は２入力
選択回路、参照数字１２は出力端子、参照数字１
３はラツチ回路、ブロツク１４1，１４2及び１４
３は２入力選択回路、参照数字１５は８入力選択
回路である。また、参照英字P0，P1及びP2は第
１図と対応する中間端子、参照英字t0，t1及びt2
は制御信号、参照英字f0は選択信号である。 第３図に示した2-nスケーリング回路は、第２
図の2-nスケーリング回路３1及び３2の詳細ブロ
ツク図であり、第３図における中間端子P0，P1
及びP2は、第２図の2-nスケーリング回路３1に対
応し、第３図における中間端子P3，P4及びP5は
第２図の2-nスケーリング回路３2に対応してい
る。入力端子８から入力されたデータは、タツプ
付遅延素子９及びラツチ回路１３に入力される。
今入力データはLSBフアーストであるから、各
ワードの最終ビツトに当る最大重みビツト（以下
MSBと略称する。）がラツチ回路１３により１ワ
ード分の長さだけラツチされて出力される。９頁
４行目から７行目までで説明しているように、こ
こでで想定しているデータ形式は、すべてLSB
フアーストのシリアルデータ形式である。従つ
て、１ワードの最終ビツトであるMSBを１ワー
ド内で拡張することにより、２のべき乗のスケー
リングを行うことができる。例えばMSBをｎビ
ツトだけ増加させることによりデータを2-n倍に
することが可能となる。これを実現するため、ま
ずラツチ回路１３により、各ワードのMSBを１
ワード分のビツト数だけ拡張して出力する。次
に、２入力選択回路１４1，……，１４2及び１４
３により、拡張すべきMSBのビツト数をそれぞれ
７ビツト、……、２ビツト、１ビツトに設定され
たデータを生成する。最後に、選択回路１５を用
いてこれらMSBが８ビツト、……、２ビツトに
拡張されたデータ群と、MSBが１ビツトの元の
データの内から１つを選択して出力することによ
り2n（ｎ＝０，……，７）のスケーリング機能を
実現することが可能となる。なお、タツプ付き遅
延素子９は、選択回路１５の出力データに対し、
スケーリング量の如何にかかわらず、１ワードデ
ータのタイミング位置が同一になるようにするた
めの機能を果たしている。そこでまずラツチ回路
１３の出力データは、２入力選択回路１４1，…
…，１４2及び１４3の第２入力として供給され
る。一方タツプ付遅延素子９に入力されたデータ
は、１ビツト毎に遅延されて各タツプに出力され
それぞれ７個の２入力選択回路１４1，…，１４2
及び１４3の第１の入力として供給される。タツ
プ付遅延素子９の出力は、８入力選択回路１５の
第１の入力として、２入力選択回路１４3，１４
２，…，１４1の出力はそれぞれ８入力選択回路１
５の第２，第３，…，第８の入力として供給され
る。さらに、７個の２入力選択回路１４1，…，
１４2及び１４3には選択信号としてそれぞれt0，
…，t1及びt2が入力されているから、それぞれ符
号ビツトを７ビツト，…，２ビツト及び１ビツト
だけ拡張されて出力される。従つて、８入力選択
回路１５の第１の入力にはスケーリングなしのデ
ータが、第２の入力には2-1のスケーリングを受
けたデータが、第３の入力には、2-2のスケーリ
ングを受けたデータが、さらに第８の入力には
2-7のスケーリングを受けたデータがそれぞれ入
力される。従つて、中間端子P0，P1及びP2（又は
P3，P4及びP5）から入力される選択信号の“０”
及び“１”の組合せにより、20〜2-7の８種類の
スケーリングの中から１個を選択して８入力選択
回路１５の出力データとすることが可能となる。
表２は、中間端子P0，P1及びP2（又はP3，P4及び
P5）から入力される選択信号とスケーリング量
をまとめたものである。
【表】
ここで注意しなければならないことは、８入力
選択回路１５の８個の入力はすべてLSBの位置
が同一であること、即ちスケーリング量により、
第１図に示した乗算回路や加算回路の制御信号が
相違しないように工夫されている点である。次
に、８入力選択回路１５の出力データは２入力選
択回路１１の第２の入力として供給される。一方
タツプ付遅延素子９の出力データは、遅延素子１
０を介して２入力選択回路１１の第１の入力とし
て供給される。２入力選択回路１１の出力データ
は出力端子１２に現われる。２入力選択回路１１
には選択信号としf0が入力されており、表１より
FUNC6及びFUNC7の時のみ８入力選択回路１
５の出力データを選択して出力する。後述するよ
うに第３図に示した2-nスケーリング回路は
FUNC6及びFUNC7に実現される２種類のタイ
プの２次巡回形デイジタルフイルタの入力信号を
スケーリングするために用いられる。なお、遅延
素子１０の働きについてはFUNC4で必要となる
ものであり、詳細については後述する。 第４図は、1/2スケーリング回路の一実施例を
示したブロツク図である。同図において参照数字
８は入力端子、参照数字１２は出力端子、参照数
字１６はフリツプフロツプ、参照数字１７及び１
８は２入力選択回路である。また参照英字t3は制
御信号、参照英字P0は中間端子である。第４図
に示した1/2スケーリング回路は第２図の1/2スケ
ーリング回路21〜24の各々に対応している。入力
端子８より入力されたデータは、フリツプフロツ
プ１６に入力されると共に、２入力選択回路１７
の第２の入力として供給される。またフリツプフ
ロツプ１６の出力データは、２入力選択回路１７
及び１８の第１の入力として供給され。２入力選
択回路１７の出力データは２入力選択回路１８の
第２の入力として供給されており、また２入力選
択回路１８の出力データは出力端子１２に現われ
る。２入力選択回路１７では、制御信号t3によ
り、通常第２の入力を選択しているが、各ワード
の特定の１ビツトに対してフリツプフロツプ１６
の出力である第１の入力データの符号ビツトのみ
を選択する。従つて２入力選択回路１７の出力に
は入力端子８に入力されたデータが1/2のスケー
リングを受けて出力されることになる。一方フリ
ツプフロツプ１６の出力データは、入力データが
１ビツトの遅延を受けたものであるから、２入力
選択回路１８の２個の入力のLSB位置は時間的
に同一となつており、しかも第１の入力はスケー
リングされないデータ、第２の入力は1/2のスケ
ーリングを受けたデータとなつている。従つて、
中間端子P0に入力される選択信号により、選択
信号が“０”の時にはスケーリングされないデー
タが、選択信号が“１”の時には1/2のスケーリ
ングを受けたデータが出力端子１２に現われる。
なお、中間端子P0は、第１図の中間端子P0に対
応している。 第５図は、第１図に示した係数入力回路２００
の詳細ブロツク図である。同図において、参照英
字C0〜C7は入力端子、参照英字P0〜P5及びD0〜
D7は中間端子、参照英字f4及びf5は選択信号であ
り、第１図の同一名称の端子又は選択信号に対応
している。参照数字１９1，１９2，２１1，２１
２，２２1及び２２2は２入力選択回路、参照数字
２０1及び２０2は係数変換回路、参照数字２３1
〜２３6はラツチ回路である。第５図の動作を説
明する前に係数のデータ入力形式についてまず説
明する。 一般に、デイジタル信号処理においては、デー
タのビツト数は、係数のビツト数に比較して同等
以上となる必要がある。本発明では、係数のビツ
ト数をｍ（正の整数）ビツトした時、データのビ
ツト数は（ｍ＋２）ビツト以上で使用するものと
仮定する。このような条件を付加することによる
本発明の適用領域の制限はない。後述する乗算器
のハードウエア量は係数ビツト数ｍに依存してお
り、通常のデイジタル信号処理においてはｍは14
ビツトあれば十分と考えられている。従つて本実
施例では、データのビツト数は、ｍ＝14とした時
16ビツト以上の任意のビツト数に設定することが
できる。ここで第５図の入力端子C0〜C7に供給
されるデータは、それぞれ各ワードに対して少な
くとも16ビツト分の情報を収容することが出来る
が、そのうちの14ビツトは、乗算器の係数に割り
当てられている。残りの２ビツトに、第３図及び
第４図で説明したスケーリング情報と、後述する
２の補数情報とに割り当てることにより、本発明
はユーザーに対し使い易く外付の回路の少ないデ
イジタル信号処理用LSIを提供することが可能と
なる。 第６図は、第５図の入力端子C0〜C7に供給さ
れるデータのフオーマツトを示したものである。
第６図において、参照英字Ｆで示される１ビツト
のフイールドは前述のスケーリング情報に割り当
てられている。また参照英字Ｇで示される１ビツ
トのフイールドは後述の補数情報に当り当てられ
ている。さらにＨで示される14ビツトのフイール
ドは係数ビツトに割り当てられている。但し係数
はLSBフアーストである。次に第５図に戻つて
その動作を説明する。 第６図のようにフイールド指定されたフオーマ
ツトのデータは入力端子C0〜C7にそれぞれ入力
され。入力端子C0，C1，C2，C4，C5及びC6から
入力されたデータはそれぞれラツチ回路２３1，
２３2，２３3，２３4，２３5及び２３6に入力さ
れ、第６図のＦで示されたスケーリング情報ビツ
トをデータビツト長分だけラツチした後それぞれ
中間端子P0，P1，P2，P3，P4及びP5に現われる。
さらに中間端子P0，P1及びP2に現われた３ビツ
トの“０”又は“１”のパターンと、中間端子
P3，P4及びP5に現われた３ビツトの“０”又は
“１”のパターンはそれぞれ第２図の2-nスケーリ
ング回路３1及び３2に入力されてスケーリング量
が決定される。ここでは、３ビツトを２組用いて
個別のスケーリング量を決定しているが、入力端
子C4及びC7から入力されるデータのＦビツトを
用いて各々４ビツト用いて20〜2-15のスケーリン
グを行うことも可能である。この場合第３図にお
いてタツプ付遅延素子９の容量や、２入力選択回
路１４1，…１４2及び１４3の個数を増加させる
ことが必要であり、さらに８入力選択回路を16入
力選択回路に置き換える必要がある。中間端子
P0に現われるスケーリング情報は第２図の1/2ス
ケーリング回路21〜24にも入力されており、後述
のようにFUNC5の時、即ちフアンクシヨンがバ
タフライ回路の時には、1/2スケーリング回路に
おいてスケーリング情報により20又は2-1のスケ
ーリングを受けることにな。 第５図において、入力端子C1及びC4から入力
されたデータはそれぞれ２入力選択回路１９1の
第１及び第２の入力として供給される。また入力
端子C5及びC7から入力されたデータはそれぞれ
２入力選択回路１９2の第１及び第２の入力とし
て供給される。さらに２入力選択回路１９1の出
力データは係数変換回路２０1を介して２入力選
択回路２１1及び２２1の第２の入力として供給さ
れている。また２入力選択回路１９2の出力は係
数変換回路２０2を介して２入力選択回路２１2及
び２２2の第２の入力として供給されている。２
入力選択回路２１1，２２1，２１2及び２２2の第
１の入力は、それぞれ入力端子C1，C4，C5及び
C7から供給される。２入力選択回路２１1，２２
１，２１2及び２２2の出力はそれぞれ中間端子D1，
D4，D5及びD7に現われる。また、入力端子C0，
C2，C3及びC6はそれぞれ中間端子D0，D2，D3及
びD6に直接接続されている。ここで２入力選択
回路１９1，１９2，２２1及び２２2には共に選択
信号f4が２入力選択回路２１1及び２１2には共に
選択信号f5が入力されている。選択信号f4及びf5
の真理値表は表１に示した通りであるから入力端
子C1，C4，C5及びC7と中間端子D1，D4，D5及び
D7の接続状態は以下に述べるようになる。即ち、
FUNC0，FUNC1，FUNC2及びFUNC7の時に
は、入力端子C1，C4，C5及びC7はそれぞれ中間
端子D1，D4，D5及びD7と直接接続される。ま
た、FUNC３，FUNC4及びFUNC5の時には、
入力端子C1及びC5はそれぞれ係数変換回路２０1
及び２０2を介して中間端子D1及びD5と接続さ
れ、入力端子C4及びC7はそれぞれ中間端子D4及
びD7に直接接続される。さらに、FUNC6の時に
は入力端子C1及びC5はそれぞれ中間端子D1及び
D5と直接接続されるが、入力端子C4及びC7はそ
れぞれ係数変換回路２０1及び２０2を介して中間
端子D5及びD7に接続される。次に係数変換回路
２０1及び２０2について詳細に説明する。 第７図は、第５図の係数変換回路２０1又は２
０2の詳細ブロツク図である。同図において参照
数字８は入力端子、参照数字１２は出力端子、参
照数字２４は２の補数回路。参照数字２５はラツ
チ回路、参照数字２６は２入力選択回路である。 第６図のようにフイールド指定されたデータが
第７図の入力端子８に入力され２の補数回路２
４、ラツチ回路２５及び２入力選択回路２６の第
１のそれぞれ入力として供給される。ラツチ回路
２５により、２の補数情報を示すＧビツトがラツ
チされて２入力選択回路２６の選択信号となる。
また、入力端子８に入力されるデータのうち係数
情報を示すＨビツトに対して、２の補数回路２４
により、２の補数が取られて出力され、２入力選
択回路２６の第２の入力として供給される。ここ
でラツチ回路２５の出力信号が“０”のとき２入
力選択回路２６では第１の入力データが出力さ
れ、ラツチ回路２５の出力信号が“１”のとき２
入力選択回路２６では第２の入力データが出力さ
れる。従つて、入力端子８に入力されるデータの
うちＧビツトが“１”の時、出力端子１２では、
係数情報を示すＨビツトは入力信号に対し２の補
数が取られて出力されることになる。この係数変
換回路は、例えば複素乗算を行う場合に非常に有
用である。複素乗算は一般に次式で表わされる。 （Ｘ＋jY）（Ａ＋jB）＝｛AX＋（−Ｂ）Ｙ｝＋ｊ
（BX＋AY） 上式から明らかなように、係数のＡ，−Ｂ及び
Ｂの３種類必要となり、係数を供給するための外
部メモリ容量が大きくなる。従つて本発明の係数
変換回路を用いれば、Ａ及びＢの２種類の係数を
供給するのみでよく、外付回路のハードウエア規
模を減少することが可能となる。これは後述する
ようにFUNC3，FUNC4及びFUNC5で用いられ
る。また、実係数デイジタルフイルタをs／４
（但しsはサンプリング周波数である。）だけ周波
数シフトして得られる複素デイジタルフイルタの
係数は純実数又は純虚数となる。このような複素
デイジタルフイルタの係数の種類は６個である
が、そのうち２組のペアーは符号が異なつている
だけでその絶対値は等しいから、本発明の係数変
換回路が有用となり、後述のFUNC6で使用する
ことができる。前記の複素デイジタルフイルタの
適用例としては例えばトランスマルチプレクサが
考えられる。 第８図は第１図に示した乗算回路３００の詳細
ブロツク図である。同図において参照英字u0〜
u3，V0〜V3，D0〜D7及びW0〜W3は中間端子で
ある。また、参照数字２７1〜２７8は乗算器、参
照数字２８1〜２８4は加算器である。中間端子u0
〜u3及びV0〜V3から入力された８個のデータは
それぞれ乗算器２７1，２７3，２７5，２７7，２
７2，２７4，２７6及び２７8に入力される。ま
た、中間端子D0〜D7に入力された８個のデータ
はそれぞれ乗算器２７1〜２７8の係数データとし
て入力される。乗算器２７1〜２７8では、第６図
に示した、係数情報を示すＦビツトのみが中間端
子D0〜D7を介して取り込まれる。乗算器２７1及
び２７2の出力は共に加算器２８1に、乗算器２７
３及び２７4の出力は共に加算器２８2に、乗算器
２７5及び２７6の出力は共に加算器２８3に、乗
算器２７7及び２７8の出力は共に加算器２８4に
それぞれ入力される。さらに、加算器２８1〜２
８4の出力はそれぞれ中間端子W0〜W3に現われ
る。ここで乗算器２７1〜２７8は、ガードビツト
の必要でない例えばパイプライン乗算器を想定し
ている。また、乗算器２７1〜２７8及び加算器２
８1〜２８4に必要とされる各種制御信号はすべて
第１図に示した制御信号発生回路６００から供給
されている。 第９図は、第１図に示した加算回路４００の詳
細ブロツク図である。同図において参照英字W0
〜W3，R0〜R5及びQ0〜Q5は中間端子、参照英字
Z0〜Z3は出力端子、参照英字f0，f2，f3，f4，f6，
f7，f8，f9，f10及びf11は選択信号である。前記参
照英字はすべて第１図の参照英字と対応してい
る。また、参照数字２９1，２９2，３０1，３０
２，３２1，３２2，３３1〜３３4３６1，３６2，４
０，４５1及び４５2は２入力選択回路、参照数字
３１1及び３１2は遅延素子、参照数字３４1，３
４2，３５1，３５2，４１及び４２はアンド
（AND）素子、参照数字３８1，３８2，４３1及
び４３2は加算器、参照数字３９1及び３９2は加
減算器、参照数字４４1及び４４2は桁あふれ検
出・訂正回路である。 第９図において中間端子W0から入力されたデ
ータは、２入力選択回路３０1及び３２1の第１の
入力として供給される。中間端子W1から入力さ
れたデータは２入力選択回路２９1の第１の入力
及び２９2の第２の入力として供給されると共に、
中間端子R4に現われる。中間端子W2から供給さ
れたデータは２入力選択回路２９1の第２の入力
及び２９2の第１の入力として供給される。中間
端子W3は２入力選択回路３３2及び３６2の第１
の入力として供給されると共に、アンド素子４２
にも入力されさらに中間端子R5にも現われる。
２入力選択回路２９1及び２９2には共に選択信号
f0が入力されており、表１から明らかなように
FUNC6及びFUNC7の時のみ共に第２の入力デ
ータを選択して出力する。 一方中間端子Q0〜Q3から入力されたデータは、
それぞれ２入力選択回路３３1〜３３4の第２の入
力として供給される。また、中間端子Q2及びQ3
から入力されデータはそれぞれ２入力選択回路３
０2及び３０1の第２の入力としても供給されてい
る。２入力選択回路３０1の出力データは遅延素
子３１1を介して２入力選択回路３２1の第２の入
力として供給されている。また遅延素子３１1の
出力データは中間端子R2に現われる。２入力選
択回路２９1の出力データは２入力選択回路３０2
及び３２2の第１の入力として供給される。２入
力選択回路３０2の出力データは、遅延素子３１2
を介して２入力選択回路３２2の第２の入力とし
て供給されている。また遅延素子３１2の出力デ
ータは中間端子R0に現われる。２入力選択回路
３０1及び３０2には共に選択信号f2が入力されて
おり、表１から明らかなようにFUNC7の時のみ
共に第２の入力データを選択して出力する。ま
た、２入力選択回路３２1及び３２2には共に選択
信号f4が入力されており、表１から明らかなよう
にFUNC6の時のみ共に第２の入力データを選択
して出力する。 次に、２入力選択回路３２1の出力データは加
算器３８1及び２入力選択回路３３の第１の入力
として供給される。また２入力選択回路３２2の
出力データは加算器３８2及び２入力選択回路３
３4の第１の入力として供給される。さらに２入
力選択回路２９2の出力データは２入力選択回路
３３1，３６1及び４０の第１の入力として供給さ
れている。２入力選択回路３３1〜３３4には共通
に選択信号f6が入力されており、表１から明らか
なように、FUNC3，FUNC4，FUNC6及び
FUNC7の時には、すべて第２の入力を選択して
出力する。２入力選択回路３３1〜３３３4の出力
データはそれぞれアンド素子３４1，３４2，３５
１及び３５2に入力される。アンド素子３４1及び
３４2には共に選択信号f7が入力されており、表
１から明らかなようにFUNC0の時のみ出力を
“０”とするが、他の７種類のフアンクシヨンに
対しては入力データをそのまま出力する。またア
ンド素３５1及び３５2には共に選択信号f8が入力
されており、表１から明らかなようにFUNC0及
びFUNC2の時のみ出力を“０”とするが、他の
６種類のフアンクシヨンに対しては入力データを
そのまま出力する。中間端子Q4及びQ5から入力
されるデータはそれぞれ２入力選択回路３６1及
び３６2の第２の入力として供給される。２入力
選択回路３６1及び３６2の出力データはそれぞれ
アンド素子３７1及び３７2に入力されている。ア
ンド素子３７1及び３７2の出力データはそれぞれ
加減算器３９1及び３９2に入力される。アンド素
子３４1，３４2，３５1及び３５2の出力データは
それぞれ加算器３８1と３８2及び加減算器３９1
と３９2に入力される。２入力選択回路３６1及び
３６2には共に選択信号f2が入力されており、表
１から明らかなように、FUNC7の時のみ第２の
入力データを選択して出力する。また、アンド素
子３７1及び３７2には共に選択信号f9が入力され
ており、表１から明らかなようにFUNC4の時の
み出力を“０”とするが他の７種類のフアンクシ
ヨンに対しては入力データをそのまま出力する。
さらに加減算器３９1及び３９2には選択信号f10が
入力されており、表１から明らかなように
FUNC1及びFUNC5の時のみ減算器として動作
するが、他の６種類のフアンクシヨンに対しては
加算器として動作する。加算器３８1の出力デー
タは加算器４３1に入力される。加算器３８2の出
力データは加算器４３2に入力されると共に２入
力選択回路４０の第２の入力として供給される。
アンド素子４１及び４２の出力データはそれぞれ
加算器４３1及び４３2に入力される。２入力選択
回路４０には選択信号f3が入力されており、表１
から明らかなようにFUNC0，FUNC1及び
FUNC2の時にのみ第２の入力データが選択して
出力される。アンド素子４１には選択信号f11が
入力されており、表１から明らかなように
FUNC2及びFUNC4の時のみ入力データをその
まま出力するが、その他の６種類のフアンクシヨ
ンでは“０”を出力する。アンド素子４２には選
択信号f1が入力されており、表１から明らかなよ
うにFUNC5の時のみ入力データをそのまま出力
するが、その他の７種類のフアンクシヨンの時に
は“０”を出力する。加減算器３９1の出力デー
タは桁あふれ検出・訂正回路４４1に入力される
と共に２入力選択回路４５1の第１の入力として
供給される。また加減算器３９2の出力データは
桁あふれ検出・訂正回路４４2に入力されると共
に２入力選択回路４５2の第１の入力として供給
される。さらに桁あふれ検出・訂正回路４４1及
び４４2の出力データはそれぞれ２入力選択回路
４５1及び４５2の第２の入力として供給されると
共に中間端子R1及びR3にも現われる。２入力選
択回路４５1及び４５2には選択信号f0が入力され
ており、表１から明らかなようにFUNC6及び
FUNC7の時のみ第２の入力データが選択して出
力される。加算器４３1と４３2及び２入力選択回
路４５1と４５2の出力データはそれぞれ出力端子
Z0〜Z3に現われる。 第９図において遅延素子３１1及び３１2は後述
の２種のタイプの２次巡回形デイジタルフイルタ
を構成するFUNC6及びFUNC7において、回路
のルーブ遅延を補償するために必要となるもので
ある。また、桁あふれ検出・訂正回路４４1及び
４４2も遅延素子と同様、FUNC6及びFUNC7に
対してのみ必要とされる回路であり、フイードバ
ツクループのリミツトサイクルを防止するための
ものである。 第１０図〜第１７図は第１図のブロツク図を用
いて実現可能な８種類のフアンクシヨン機能をそ
れぞ示したブロツク図である。但し、第１図の係
数入力回路２は省略している。また、参照英字は
第１図と対応している。 第１０図はFUNC0と名付けたフアンクシヨン
であり、２乗算の和を得る独立の４組の回路から
構成されている。 第１１図はFUNC1と名付けたフアンクシヨン
であり、４乗算の和及び差を得る独立の２組の回
路から構成されている。 第１２図はFUNC2と名付けたフアンクシヨン
であり、８乗算の和を得る回路及びそれに付随す
る４乗算の和や２乗算の和を得る回路から構成さ
れている。 第１３図はFUNC3と名付けたフアンクシヨン
であり、（複素乗算＋複素データ）を得る独立の
２組の回路から構成されている。 第１４図は、FUNC4と名付けたフアンクシヨ
ンであり、（２組の複素乗算の和＋複素データ）
を得る回路から構成されている。同図において、
D1は遅延素子であり、第３図においてタツプ付
遅延素子９及び遅延素子１０の直列接続により実
現される。出力端子Z2及びZ3を入力端子Y0及び
Y1に接続することにより、入力端子X0〜X3に入
力されるデータと、入力端子Y2及びY3に入力さ
れるデータのLSBの時間位置を一致させること
ができるので非常に有用である。 第１５図は、FUNC5と名付けたフアンクシヨ
ンであり、FFTのバタフライを演算する回路で
ある。同図において、参照英字S1は第４図に示し
た1/2スケーリング回路を表わしており、20又は
2-1のスケーリングを選択することができる。第
４図の説明の項を参照。 第１６図はFUNC6と名付けたフアンクシヨン
であり、1Dタイプと呼ばれる２次巡回形デイジ
タルフイルタの１サンプル遅延回路部分を除いた
演算回路を基本とする２組の独立な回路から構成
されている。同図において、参照英字S1は第３図
に示した2-nスケーリング回路を表わしている。
また参照英字OFCは、第９図に示した桁あふれ
検出・訂正回路４４1及び４４2を表わしている。
さらに参照英字D2は、第９図に示した遅延素子
３１1及び３１2を表わしている。 第１７図は、FUNC7と名付けたフアンクシヨ
ンであり、2Dタイプと呼ばれる２次巡回形デイ
ジタルフイルタの１サンプル遅延回路部分を除い
た、演算回路を基本とする２組の独立な回路から
構成されている。同図において、参照英字S2，
D2及びOFCは第１６図と同一の意味を持つ。ま
た第１０図〜第１６図に示したFUNC0〜
FUNC6の７種のフアンクシヨンでは、X0及びX2
端子は入力端子として用いられているが、第１７
図に示したFUNC7では、共に出力端子として用
いられる。これは、第２図に示したトライステー
ト・バツフアー１1及び１2を用いて実現される。 以上、第１０図〜第１７図を参照にして説明し
たように、本発明によれば、フアンクシヨンを選
択するための３個の入力端子をハイ又はローに設
定することにより、デイジタル信号処理に必要な
基本機能をまとめた形で多種類提供できる。これ
は、最小限の入出力端子数で最大限の汎用性を持
たせるよう工夫した本発明のポイントから生まれ
たものであり、さらに、外付の回路を最小限に抑
えるよう、スケーリング回路や桁あふれ検出・訂
正回路を組込んだ点も工夫の１つである。従来
は、第１０図〜第１７図に示した機能をすべて満
足させるためには単純に、基本演算機能例えば乗
算器や加減算器を個別に１チツプ内に収容するこ
とが、入出力端子数を最小とする最良の方法であ
つた。この時の所要入出力端子数はデータの入出
力だけでも合計64ピン（８個の乗算器について24
ピン、８個の加減算器について24ピン、４個のス
ケーリング回路について８ピン、２個の桁あふれ
検出・訂正回路について４ピン、２個の遅延素子
について４ピン）となり入出力バツフアー回路が
多くチツプサイズ増加の要因になると共に、パツ
ケージサイズが大きくなり実装効率が下ることに
なる。これに対し、本発明によれば、すでに述べ
たとおり前記例と同一の機能を有する場合、デー
タの入出力、クロツク及び電源を含めても合計28
ピンに入出力端子数を抑えることができるもの
で、チツプサイス及びパツケージサイズを小さく
することができ、装置規模の低減、コスト及び消
費電力低減化に寄与する。 以上述べたように、本発明を用いれば(1)汎用性
があり、(2)入出力端子数の比較的少なく（本発明
の実施例では28ピン）、(3)外付の回路の小さい、
(4)ユーザーに使い易い、デイジタル信号処理用
LSIを提供することができる。
選択回路１５の８個の入力はすべてLSBの位置
が同一であること、即ちスケーリング量により、
第１図に示した乗算回路や加算回路の制御信号が
相違しないように工夫されている点である。次
に、８入力選択回路１５の出力データは２入力選
択回路１１の第２の入力として供給される。一方
タツプ付遅延素子９の出力データは、遅延素子１
０を介して２入力選択回路１１の第１の入力とし
て供給される。２入力選択回路１１の出力データ
は出力端子１２に現われる。２入力選択回路１１
には選択信号としf0が入力されており、表１より
FUNC6及びFUNC7の時のみ８入力選択回路１
５の出力データを選択して出力する。後述するよ
うに第３図に示した2-nスケーリング回路は
FUNC6及びFUNC7に実現される２種類のタイ
プの２次巡回形デイジタルフイルタの入力信号を
スケーリングするために用いられる。なお、遅延
素子１０の働きについてはFUNC4で必要となる
ものであり、詳細については後述する。 第４図は、1/2スケーリング回路の一実施例を
示したブロツク図である。同図において参照数字
８は入力端子、参照数字１２は出力端子、参照数
字１６はフリツプフロツプ、参照数字１７及び１
８は２入力選択回路である。また参照英字t3は制
御信号、参照英字P0は中間端子である。第４図
に示した1/2スケーリング回路は第２図の1/2スケ
ーリング回路21〜24の各々に対応している。入力
端子８より入力されたデータは、フリツプフロツ
プ１６に入力されると共に、２入力選択回路１７
の第２の入力として供給される。またフリツプフ
ロツプ１６の出力データは、２入力選択回路１７
及び１８の第１の入力として供給され。２入力選
択回路１７の出力データは２入力選択回路１８の
第２の入力として供給されており、また２入力選
択回路１８の出力データは出力端子１２に現われ
る。２入力選択回路１７では、制御信号t3によ
り、通常第２の入力を選択しているが、各ワード
の特定の１ビツトに対してフリツプフロツプ１６
の出力である第１の入力データの符号ビツトのみ
を選択する。従つて２入力選択回路１７の出力に
は入力端子８に入力されたデータが1/2のスケー
リングを受けて出力されることになる。一方フリ
ツプフロツプ１６の出力データは、入力データが
１ビツトの遅延を受けたものであるから、２入力
選択回路１８の２個の入力のLSB位置は時間的
に同一となつており、しかも第１の入力はスケー
リングされないデータ、第２の入力は1/2のスケ
ーリングを受けたデータとなつている。従つて、
中間端子P0に入力される選択信号により、選択
信号が“０”の時にはスケーリングされないデー
タが、選択信号が“１”の時には1/2のスケーリ
ングを受けたデータが出力端子１２に現われる。
なお、中間端子P0は、第１図の中間端子P0に対
応している。 第５図は、第１図に示した係数入力回路２００
の詳細ブロツク図である。同図において、参照英
字C0〜C7は入力端子、参照英字P0〜P5及びD0〜
D7は中間端子、参照英字f4及びf5は選択信号であ
り、第１図の同一名称の端子又は選択信号に対応
している。参照数字１９1，１９2，２１1，２１
２，２２1及び２２2は２入力選択回路、参照数字
２０1及び２０2は係数変換回路、参照数字２３1
〜２３6はラツチ回路である。第５図の動作を説
明する前に係数のデータ入力形式についてまず説
明する。 一般に、デイジタル信号処理においては、デー
タのビツト数は、係数のビツト数に比較して同等
以上となる必要がある。本発明では、係数のビツ
ト数をｍ（正の整数）ビツトした時、データのビ
ツト数は（ｍ＋２）ビツト以上で使用するものと
仮定する。このような条件を付加することによる
本発明の適用領域の制限はない。後述する乗算器
のハードウエア量は係数ビツト数ｍに依存してお
り、通常のデイジタル信号処理においてはｍは14
ビツトあれば十分と考えられている。従つて本実
施例では、データのビツト数は、ｍ＝14とした時
16ビツト以上の任意のビツト数に設定することが
できる。ここで第５図の入力端子C0〜C7に供給
されるデータは、それぞれ各ワードに対して少な
くとも16ビツト分の情報を収容することが出来る
が、そのうちの14ビツトは、乗算器の係数に割り
当てられている。残りの２ビツトに、第３図及び
第４図で説明したスケーリング情報と、後述する
２の補数情報とに割り当てることにより、本発明
はユーザーに対し使い易く外付の回路の少ないデ
イジタル信号処理用LSIを提供することが可能と
なる。 第６図は、第５図の入力端子C0〜C7に供給さ
れるデータのフオーマツトを示したものである。
第６図において、参照英字Ｆで示される１ビツト
のフイールドは前述のスケーリング情報に割り当
てられている。また参照英字Ｇで示される１ビツ
トのフイールドは後述の補数情報に当り当てられ
ている。さらにＨで示される14ビツトのフイール
ドは係数ビツトに割り当てられている。但し係数
はLSBフアーストである。次に第５図に戻つて
その動作を説明する。 第６図のようにフイールド指定されたフオーマ
ツトのデータは入力端子C0〜C7にそれぞれ入力
され。入力端子C0，C1，C2，C4，C5及びC6から
入力されたデータはそれぞれラツチ回路２３1，
２３2，２３3，２３4，２３5及び２３6に入力さ
れ、第６図のＦで示されたスケーリング情報ビツ
トをデータビツト長分だけラツチした後それぞれ
中間端子P0，P1，P2，P3，P4及びP5に現われる。
さらに中間端子P0，P1及びP2に現われた３ビツ
トの“０”又は“１”のパターンと、中間端子
P3，P4及びP5に現われた３ビツトの“０”又は
“１”のパターンはそれぞれ第２図の2-nスケーリ
ング回路３1及び３2に入力されてスケーリング量
が決定される。ここでは、３ビツトを２組用いて
個別のスケーリング量を決定しているが、入力端
子C4及びC7から入力されるデータのＦビツトを
用いて各々４ビツト用いて20〜2-15のスケーリン
グを行うことも可能である。この場合第３図にお
いてタツプ付遅延素子９の容量や、２入力選択回
路１４1，…１４2及び１４3の個数を増加させる
ことが必要であり、さらに８入力選択回路を16入
力選択回路に置き換える必要がある。中間端子
P0に現われるスケーリング情報は第２図の1/2ス
ケーリング回路21〜24にも入力されており、後述
のようにFUNC5の時、即ちフアンクシヨンがバ
タフライ回路の時には、1/2スケーリング回路に
おいてスケーリング情報により20又は2-1のスケ
ーリングを受けることにな。 第５図において、入力端子C1及びC4から入力
されたデータはそれぞれ２入力選択回路１９1の
第１及び第２の入力として供給される。また入力
端子C5及びC7から入力されたデータはそれぞれ
２入力選択回路１９2の第１及び第２の入力とし
て供給される。さらに２入力選択回路１９1の出
力データは係数変換回路２０1を介して２入力選
択回路２１1及び２２1の第２の入力として供給さ
れている。また２入力選択回路１９2の出力は係
数変換回路２０2を介して２入力選択回路２１2及
び２２2の第２の入力として供給されている。２
入力選択回路２１1，２２1，２１2及び２２2の第
１の入力は、それぞれ入力端子C1，C4，C5及び
C7から供給される。２入力選択回路２１1，２２
１，２１2及び２２2の出力はそれぞれ中間端子D1，
D4，D5及びD7に現われる。また、入力端子C0，
C2，C3及びC6はそれぞれ中間端子D0，D2，D3及
びD6に直接接続されている。ここで２入力選択
回路１９1，１９2，２２1及び２２2には共に選択
信号f4が２入力選択回路２１1及び２１2には共に
選択信号f5が入力されている。選択信号f4及びf5
の真理値表は表１に示した通りであるから入力端
子C1，C4，C5及びC7と中間端子D1，D4，D5及び
D7の接続状態は以下に述べるようになる。即ち、
FUNC0，FUNC1，FUNC2及びFUNC7の時に
は、入力端子C1，C4，C5及びC7はそれぞれ中間
端子D1，D4，D5及びD7と直接接続される。ま
た、FUNC３，FUNC4及びFUNC5の時には、
入力端子C1及びC5はそれぞれ係数変換回路２０1
及び２０2を介して中間端子D1及びD5と接続さ
れ、入力端子C4及びC7はそれぞれ中間端子D4及
びD7に直接接続される。さらに、FUNC6の時に
は入力端子C1及びC5はそれぞれ中間端子D1及び
D5と直接接続されるが、入力端子C4及びC7はそ
れぞれ係数変換回路２０1及び２０2を介して中間
端子D5及びD7に接続される。次に係数変換回路
２０1及び２０2について詳細に説明する。 第７図は、第５図の係数変換回路２０1又は２
０2の詳細ブロツク図である。同図において参照
数字８は入力端子、参照数字１２は出力端子、参
照数字２４は２の補数回路。参照数字２５はラツ
チ回路、参照数字２６は２入力選択回路である。 第６図のようにフイールド指定されたデータが
第７図の入力端子８に入力され２の補数回路２
４、ラツチ回路２５及び２入力選択回路２６の第
１のそれぞれ入力として供給される。ラツチ回路
２５により、２の補数情報を示すＧビツトがラツ
チされて２入力選択回路２６の選択信号となる。
また、入力端子８に入力されるデータのうち係数
情報を示すＨビツトに対して、２の補数回路２４
により、２の補数が取られて出力され、２入力選
択回路２６の第２の入力として供給される。ここ
でラツチ回路２５の出力信号が“０”のとき２入
力選択回路２６では第１の入力データが出力さ
れ、ラツチ回路２５の出力信号が“１”のとき２
入力選択回路２６では第２の入力データが出力さ
れる。従つて、入力端子８に入力されるデータの
うちＧビツトが“１”の時、出力端子１２では、
係数情報を示すＨビツトは入力信号に対し２の補
数が取られて出力されることになる。この係数変
換回路は、例えば複素乗算を行う場合に非常に有
用である。複素乗算は一般に次式で表わされる。 （Ｘ＋jY）（Ａ＋jB）＝｛AX＋（−Ｂ）Ｙ｝＋ｊ
（BX＋AY） 上式から明らかなように、係数のＡ，−Ｂ及び
Ｂの３種類必要となり、係数を供給するための外
部メモリ容量が大きくなる。従つて本発明の係数
変換回路を用いれば、Ａ及びＢの２種類の係数を
供給するのみでよく、外付回路のハードウエア規
模を減少することが可能となる。これは後述する
ようにFUNC3，FUNC4及びFUNC5で用いられ
る。また、実係数デイジタルフイルタをs／４
（但しsはサンプリング周波数である。）だけ周波
数シフトして得られる複素デイジタルフイルタの
係数は純実数又は純虚数となる。このような複素
デイジタルフイルタの係数の種類は６個である
が、そのうち２組のペアーは符号が異なつている
だけでその絶対値は等しいから、本発明の係数変
換回路が有用となり、後述のFUNC6で使用する
ことができる。前記の複素デイジタルフイルタの
適用例としては例えばトランスマルチプレクサが
考えられる。 第８図は第１図に示した乗算回路３００の詳細
ブロツク図である。同図において参照英字u0〜
u3，V0〜V3，D0〜D7及びW0〜W3は中間端子で
ある。また、参照数字２７1〜２７8は乗算器、参
照数字２８1〜２８4は加算器である。中間端子u0
〜u3及びV0〜V3から入力された８個のデータは
それぞれ乗算器２７1，２７3，２７5，２７7，２
７2，２７4，２７6及び２７8に入力される。ま
た、中間端子D0〜D7に入力された８個のデータ
はそれぞれ乗算器２７1〜２７8の係数データとし
て入力される。乗算器２７1〜２７8では、第６図
に示した、係数情報を示すＦビツトのみが中間端
子D0〜D7を介して取り込まれる。乗算器２７1及
び２７2の出力は共に加算器２８1に、乗算器２７
３及び２７4の出力は共に加算器２８2に、乗算器
２７5及び２７6の出力は共に加算器２８3に、乗
算器２７7及び２７8の出力は共に加算器２８4に
それぞれ入力される。さらに、加算器２８1〜２
８4の出力はそれぞれ中間端子W0〜W3に現われ
る。ここで乗算器２７1〜２７8は、ガードビツト
の必要でない例えばパイプライン乗算器を想定し
ている。また、乗算器２７1〜２７8及び加算器２
８1〜２８4に必要とされる各種制御信号はすべて
第１図に示した制御信号発生回路６００から供給
されている。 第９図は、第１図に示した加算回路４００の詳
細ブロツク図である。同図において参照英字W0
〜W3，R0〜R5及びQ0〜Q5は中間端子、参照英字
Z0〜Z3は出力端子、参照英字f0，f2，f3，f4，f6，
f7，f8，f9，f10及びf11は選択信号である。前記参
照英字はすべて第１図の参照英字と対応してい
る。また、参照数字２９1，２９2，３０1，３０
２，３２1，３２2，３３1〜３３4３６1，３６2，４
０，４５1及び４５2は２入力選択回路、参照数字
３１1及び３１2は遅延素子、参照数字３４1，３
４2，３５1，３５2，４１及び４２はアンド
（AND）素子、参照数字３８1，３８2，４３1及
び４３2は加算器、参照数字３９1及び３９2は加
減算器、参照数字４４1及び４４2は桁あふれ検
出・訂正回路である。 第９図において中間端子W0から入力されたデ
ータは、２入力選択回路３０1及び３２1の第１の
入力として供給される。中間端子W1から入力さ
れたデータは２入力選択回路２９1の第１の入力
及び２９2の第２の入力として供給されると共に、
中間端子R4に現われる。中間端子W2から供給さ
れたデータは２入力選択回路２９1の第２の入力
及び２９2の第１の入力として供給される。中間
端子W3は２入力選択回路３３2及び３６2の第１
の入力として供給されると共に、アンド素子４２
にも入力されさらに中間端子R5にも現われる。
２入力選択回路２９1及び２９2には共に選択信号
f0が入力されており、表１から明らかなように
FUNC6及びFUNC7の時のみ共に第２の入力デ
ータを選択して出力する。 一方中間端子Q0〜Q3から入力されたデータは、
それぞれ２入力選択回路３３1〜３３4の第２の入
力として供給される。また、中間端子Q2及びQ3
から入力されデータはそれぞれ２入力選択回路３
０2及び３０1の第２の入力としても供給されてい
る。２入力選択回路３０1の出力データは遅延素
子３１1を介して２入力選択回路３２1の第２の入
力として供給されている。また遅延素子３１1の
出力データは中間端子R2に現われる。２入力選
択回路２９1の出力データは２入力選択回路３０2
及び３２2の第１の入力として供給される。２入
力選択回路３０2の出力データは、遅延素子３１2
を介して２入力選択回路３２2の第２の入力とし
て供給されている。また遅延素子３１2の出力デ
ータは中間端子R0に現われる。２入力選択回路
３０1及び３０2には共に選択信号f2が入力されて
おり、表１から明らかなようにFUNC7の時のみ
共に第２の入力データを選択して出力する。ま
た、２入力選択回路３２1及び３２2には共に選択
信号f4が入力されており、表１から明らかなよう
にFUNC6の時のみ共に第２の入力データを選択
して出力する。 次に、２入力選択回路３２1の出力データは加
算器３８1及び２入力選択回路３３の第１の入力
として供給される。また２入力選択回路３２2の
出力データは加算器３８2及び２入力選択回路３
３4の第１の入力として供給される。さらに２入
力選択回路２９2の出力データは２入力選択回路
３３1，３６1及び４０の第１の入力として供給さ
れている。２入力選択回路３３1〜３３4には共通
に選択信号f6が入力されており、表１から明らか
なように、FUNC3，FUNC4，FUNC6及び
FUNC7の時には、すべて第２の入力を選択して
出力する。２入力選択回路３３1〜３３３4の出力
データはそれぞれアンド素子３４1，３４2，３５
１及び３５2に入力される。アンド素子３４1及び
３４2には共に選択信号f7が入力されており、表
１から明らかなようにFUNC0の時のみ出力を
“０”とするが、他の７種類のフアンクシヨンに
対しては入力データをそのまま出力する。またア
ンド素３５1及び３５2には共に選択信号f8が入力
されており、表１から明らかなようにFUNC0及
びFUNC2の時のみ出力を“０”とするが、他の
６種類のフアンクシヨンに対しては入力データを
そのまま出力する。中間端子Q4及びQ5から入力
されるデータはそれぞれ２入力選択回路３６1及
び３６2の第２の入力として供給される。２入力
選択回路３６1及び３６2の出力データはそれぞれ
アンド素子３７1及び３７2に入力されている。ア
ンド素子３７1及び３７2の出力データはそれぞれ
加減算器３９1及び３９2に入力される。アンド素
子３４1，３４2，３５1及び３５2の出力データは
それぞれ加算器３８1と３８2及び加減算器３９1
と３９2に入力される。２入力選択回路３６1及び
３６2には共に選択信号f2が入力されており、表
１から明らかなように、FUNC7の時のみ第２の
入力データを選択して出力する。また、アンド素
子３７1及び３７2には共に選択信号f9が入力され
ており、表１から明らかなようにFUNC4の時の
み出力を“０”とするが他の７種類のフアンクシ
ヨンに対しては入力データをそのまま出力する。
さらに加減算器３９1及び３９2には選択信号f10が
入力されており、表１から明らかなように
FUNC1及びFUNC5の時のみ減算器として動作
するが、他の６種類のフアンクシヨンに対しては
加算器として動作する。加算器３８1の出力デー
タは加算器４３1に入力される。加算器３８2の出
力データは加算器４３2に入力されると共に２入
力選択回路４０の第２の入力として供給される。
アンド素子４１及び４２の出力データはそれぞれ
加算器４３1及び４３2に入力される。２入力選択
回路４０には選択信号f3が入力されており、表１
から明らかなようにFUNC0，FUNC1及び
FUNC2の時にのみ第２の入力データが選択して
出力される。アンド素子４１には選択信号f11が
入力されており、表１から明らかなように
FUNC2及びFUNC4の時のみ入力データをその
まま出力するが、その他の６種類のフアンクシヨ
ンでは“０”を出力する。アンド素子４２には選
択信号f1が入力されており、表１から明らかなよ
うにFUNC5の時のみ入力データをそのまま出力
するが、その他の７種類のフアンクシヨンの時に
は“０”を出力する。加減算器３９1の出力デー
タは桁あふれ検出・訂正回路４４1に入力される
と共に２入力選択回路４５1の第１の入力として
供給される。また加減算器３９2の出力データは
桁あふれ検出・訂正回路４４2に入力されると共
に２入力選択回路４５2の第１の入力として供給
される。さらに桁あふれ検出・訂正回路４４1及
び４４2の出力データはそれぞれ２入力選択回路
４５1及び４５2の第２の入力として供給されると
共に中間端子R1及びR3にも現われる。２入力選
択回路４５1及び４５2には選択信号f0が入力され
ており、表１から明らかなようにFUNC6及び
FUNC7の時のみ第２の入力データが選択して出
力される。加算器４３1と４３2及び２入力選択回
路４５1と４５2の出力データはそれぞれ出力端子
Z0〜Z3に現われる。 第９図において遅延素子３１1及び３１2は後述
の２種のタイプの２次巡回形デイジタルフイルタ
を構成するFUNC6及びFUNC7において、回路
のルーブ遅延を補償するために必要となるもので
ある。また、桁あふれ検出・訂正回路４４1及び
４４2も遅延素子と同様、FUNC6及びFUNC7に
対してのみ必要とされる回路であり、フイードバ
ツクループのリミツトサイクルを防止するための
ものである。 第１０図〜第１７図は第１図のブロツク図を用
いて実現可能な８種類のフアンクシヨン機能をそ
れぞ示したブロツク図である。但し、第１図の係
数入力回路２は省略している。また、参照英字は
第１図と対応している。 第１０図はFUNC0と名付けたフアンクシヨン
であり、２乗算の和を得る独立の４組の回路から
構成されている。 第１１図はFUNC1と名付けたフアンクシヨン
であり、４乗算の和及び差を得る独立の２組の回
路から構成されている。 第１２図はFUNC2と名付けたフアンクシヨン
であり、８乗算の和を得る回路及びそれに付随す
る４乗算の和や２乗算の和を得る回路から構成さ
れている。 第１３図はFUNC3と名付けたフアンクシヨン
であり、（複素乗算＋複素データ）を得る独立の
２組の回路から構成されている。 第１４図は、FUNC4と名付けたフアンクシヨ
ンであり、（２組の複素乗算の和＋複素データ）
を得る回路から構成されている。同図において、
D1は遅延素子であり、第３図においてタツプ付
遅延素子９及び遅延素子１０の直列接続により実
現される。出力端子Z2及びZ3を入力端子Y0及び
Y1に接続することにより、入力端子X0〜X3に入
力されるデータと、入力端子Y2及びY3に入力さ
れるデータのLSBの時間位置を一致させること
ができるので非常に有用である。 第１５図は、FUNC5と名付けたフアンクシヨ
ンであり、FFTのバタフライを演算する回路で
ある。同図において、参照英字S1は第４図に示し
た1/2スケーリング回路を表わしており、20又は
2-1のスケーリングを選択することができる。第
４図の説明の項を参照。 第１６図はFUNC6と名付けたフアンクシヨン
であり、1Dタイプと呼ばれる２次巡回形デイジ
タルフイルタの１サンプル遅延回路部分を除いた
演算回路を基本とする２組の独立な回路から構成
されている。同図において、参照英字S1は第３図
に示した2-nスケーリング回路を表わしている。
また参照英字OFCは、第９図に示した桁あふれ
検出・訂正回路４４1及び４４2を表わしている。
さらに参照英字D2は、第９図に示した遅延素子
３１1及び３１2を表わしている。 第１７図は、FUNC7と名付けたフアンクシヨ
ンであり、2Dタイプと呼ばれる２次巡回形デイ
ジタルフイルタの１サンプル遅延回路部分を除い
た、演算回路を基本とする２組の独立な回路から
構成されている。同図において、参照英字S2，
D2及びOFCは第１６図と同一の意味を持つ。ま
た第１０図〜第１６図に示したFUNC0〜
FUNC6の７種のフアンクシヨンでは、X0及びX2
端子は入力端子として用いられているが、第１７
図に示したFUNC7では、共に出力端子として用
いられる。これは、第２図に示したトライステー
ト・バツフアー１1及び１2を用いて実現される。 以上、第１０図〜第１７図を参照にして説明し
たように、本発明によれば、フアンクシヨンを選
択するための３個の入力端子をハイ又はローに設
定することにより、デイジタル信号処理に必要な
基本機能をまとめた形で多種類提供できる。これ
は、最小限の入出力端子数で最大限の汎用性を持
たせるよう工夫した本発明のポイントから生まれ
たものであり、さらに、外付の回路を最小限に抑
えるよう、スケーリング回路や桁あふれ検出・訂
正回路を組込んだ点も工夫の１つである。従来
は、第１０図〜第１７図に示した機能をすべて満
足させるためには単純に、基本演算機能例えば乗
算器や加減算器を個別に１チツプ内に収容するこ
とが、入出力端子数を最小とする最良の方法であ
つた。この時の所要入出力端子数はデータの入出
力だけでも合計64ピン（８個の乗算器について24
ピン、８個の加減算器について24ピン、４個のス
ケーリング回路について８ピン、２個の桁あふれ
検出・訂正回路について４ピン、２個の遅延素子
について４ピン）となり入出力バツフアー回路が
多くチツプサイズ増加の要因になると共に、パツ
ケージサイズが大きくなり実装効率が下ることに
なる。これに対し、本発明によれば、すでに述べ
たとおり前記例と同一の機能を有する場合、デー
タの入出力、クロツク及び電源を含めても合計28
ピンに入出力端子数を抑えることができるもの
で、チツプサイス及びパツケージサイズを小さく
することができ、装置規模の低減、コスト及び消
費電力低減化に寄与する。 以上述べたように、本発明を用いれば(1)汎用性
があり、(2)入出力端子数の比較的少なく（本発明
の実施例では28ピン）、(3)外付の回路の小さい、
(4)ユーザーに使い易い、デイジタル信号処理用
LSIを提供することができる。
第１図は本発明の一実施例を示すブロツク図、
第２図はデータ入力回路を示すブロツク図、第３
図は2-nスケーリング回路を示すブロツク図、第
４図は1/2スケーリング回路を示すブロツク図、
第５図は係数入力回路を示すブロツク図、第６図
は前記係数入力回路に入力されるデータのフイル
ードフオーマツトを示す図、第７図は係数変換回
路を示すブロツク図、第８図は乗算回路を示すブ
ロツク図、第９図は加算回路を示すブロツク図、
第１０図〜第１７図は、第１図のブロツク図を用
いて実現可能な８種類のフアンクシヨン機能を示
すブロツク図である。 図において参照英字X0〜X3，Y0〜Y3，C0〜
C7，F0〜F2，CLK，Sin，Vcc及びGNDは入力
端子（但しX0及びX2は出力端子として使用され
る時もある）、参照英字Z0〜Z3及びSoutは出力端
子、参照英字P0〜P5，u0〜u3，V0〜V3，W0〜
W3，Q0〜Q5及びR0〜R5は中間端子、参照英字f0
〜f11は選択信号、参照英字t0〜t3は制御信号であ
る。また参照数字１００はデータ入力回路、参照
数字２００は係数入力回路、参照数字３００は乗
算回路、参照数字４００は加算回路、参照数字５
００は選択信号発生回路、参照数字６００は制御
信号発生回路、参照数字１1，１2はトライ・ステ
ート・バツフアー、参照数字２1〜２4は1/2スケ
ーリング回路、参照数字３1，３2は2-nスケーリ
ング回路、参照数字４1〜４4，５1〜５2，６1〜６
４，７1〜７4，１１，１４1〜１４3，１７，１８，
１９1，１９2，２１1，２１2，２２1，２２2，２
６，２９1，２９2，３０1，３０2，３２1，３２2，
３３1〜３３4，３６1，３６2，４０及び４５1，４
５2は２入力選択回路、参照数字８は入力端子、
参照数字９はタツプ付遅延素子、参照数字１０及
び３１1，３１2は遅延素子、参照数字１２は出力
端子、参照数字１３，２３1〜２３6及び２５はラ
ツチ回路、参照数字１５は８入力選択回路、参照
数字１６はフリツプフロツプ、参照数字２０1，
２０2は係数変換回路、参照数字２４は２の補数
回路、参照数字２７1〜２７8は乗算器、参照数字
２８1〜２８4，３８1，３８2及び４３1，４３2は
加算器、参照数字３４1，３４2，３５1，３５2，
３７1，３７2，４１及び４２はアンド素子、参照
数字３９1，３９2は加減算器、参照数字４４1，
４４2は桁あふれ検出・訂正回路である。
第２図はデータ入力回路を示すブロツク図、第３
図は2-nスケーリング回路を示すブロツク図、第
４図は1/2スケーリング回路を示すブロツク図、
第５図は係数入力回路を示すブロツク図、第６図
は前記係数入力回路に入力されるデータのフイル
ードフオーマツトを示す図、第７図は係数変換回
路を示すブロツク図、第８図は乗算回路を示すブ
ロツク図、第９図は加算回路を示すブロツク図、
第１０図〜第１７図は、第１図のブロツク図を用
いて実現可能な８種類のフアンクシヨン機能を示
すブロツク図である。 図において参照英字X0〜X3，Y0〜Y3，C0〜
C7，F0〜F2，CLK，Sin，Vcc及びGNDは入力
端子（但しX0及びX2は出力端子として使用され
る時もある）、参照英字Z0〜Z3及びSoutは出力端
子、参照英字P0〜P5，u0〜u3，V0〜V3，W0〜
W3，Q0〜Q5及びR0〜R5は中間端子、参照英字f0
〜f11は選択信号、参照英字t0〜t3は制御信号であ
る。また参照数字１００はデータ入力回路、参照
数字２００は係数入力回路、参照数字３００は乗
算回路、参照数字４００は加算回路、参照数字５
００は選択信号発生回路、参照数字６００は制御
信号発生回路、参照数字１1，１2はトライ・ステ
ート・バツフアー、参照数字２1〜２4は1/2スケ
ーリング回路、参照数字３1，３2は2-nスケーリ
ング回路、参照数字４1〜４4，５1〜５2，６1〜６
４，７1〜７4，１１，１４1〜１４3，１７，１８，
１９1，１９2，２１1，２１2，２２1，２２2，２
６，２９1，２９2，３０1，３０2，３２1，３２2，
３３1〜３３4，３６1，３６2，４０及び４５1，４
５2は２入力選択回路、参照数字８は入力端子、
参照数字９はタツプ付遅延素子、参照数字１０及
び３１1，３１2は遅延素子、参照数字１２は出力
端子、参照数字１３，２３1〜２３6及び２５はラ
ツチ回路、参照数字１５は８入力選択回路、参照
数字１６はフリツプフロツプ、参照数字２０1，
２０2は係数変換回路、参照数字２４は２の補数
回路、参照数字２７1〜２７8は乗算器、参照数字
２８1〜２８4，３８1，３８2及び４３1，４３2は
加算器、参照数字３４1，３４2，３５1，３５2，
３７1，３７2，４１及び４２はアンド素子、参照
数字３９1，３９2は加減算器、参照数字４４1，
４４2は桁あふれ検出・訂正回路である。
Claims (1)
- 【特許請求の範囲】 １ 第１の外部端子群から供給される複数個のシ
リアルデータに対するスケーリング機能を有する
データ入力回路と、第２の外部端子群から供給さ
れる複数個のシリアルデータの中で特定の複数個
のデータに対し２の補数変換機能を有し前記デー
タ入力回路にスケーリング量を出力する係数入力
回路と、前記データ入力回路及び係数入力回路か
ら各々複数個の出力を受け複数個の２つの積の和
を得る機能を有する乗算回路と、前記乗算回路及
び前記データ入力回路から各々複数個の出力を受
け第３の外部端子群及び前記データ入力回路に
各々複数個のデータを供給するように構成された
複数個の加減算及び桁あふれ検出・訂正機能を有
する加算回路とを基本構成要素とし、２つの積の
和を複数個得るフアンクシヨン１と、４つの積の
和と差を複数個得るフアンクシヨン２と、複数個
の乗算の総和を得るフアンクシヨン３と、複素乗
算と複素データの和を複数個得るフアンクシヨン
４と、複素乗算と複素データの和の総和を得るフ
アンクシヨン５と、高速フーリエ変換のバタフラ
イ演算を行うフアンクシヨン６と、IDタイプの
２次巡回型デイジタルフイルタの演算を行うフア
ンクシヨン７と、2Dタイプの２次巡回型デイジ
タルフイルタの演算を行うフアンクシヨン８との
８種類のフアンクシヨンの中から１種類のフアン
クシヨンを選択する際に、複数個の第４の外部端
子群から入力される“０”又は“１”の組合せに
より、 (a) 前記フアンクシヨン１では、前記データ入力
回路に於いて前記第１の外部端子群から供給さ
れる複数個のデータは直接前記乗算回路に供給
し、前記係数入力回路に於いて前記第２の外部
端子群から供給される複数個のデータは直接前
記乗算回路に供給し、前記加算回路に於いて前
記乗算回路から出力される複数個のデータを受
けそのまま直接最終演算結果として出力するよ
うに接続し、 (b) 前記フアンクシヨン２では、前記データ入力
回路に於いて前記第１の外部端子群から供給さ
れる複数個のデータは直接前記乗算回路に供給
し、前記係数入力回路に於いて前記第２の外部
端子群から供給される複数個のデータは直接前
記乗算回路に供給し、前記加算回路に於いて前
記乗算回路から出力される複数個のデータを受
け２個のデータの和と差を最終演算結果として
出力するように接続し、 (c) 前記フアンクシヨン３では、前記データ入力
回路に於いて前記第１の外部端子群から供給さ
れる複数個のデータは直接前記乗算回路に供給
し、前記係数入力回路に於いて前記第２の外部
端子群から供給される複数個のデータは直接前
記乗算回路に供給し、前記加算回路に於いて前
記乗算回路から出力される複数個のデータの総
和をとり最終演算結果として出力するように接
続し、 (d) 前記フアンクシヨン４では、前記データ入力
回路に於いて前記第１の外部端子群から供給さ
れる複数個のデータを複素データ形式で前記乗
算回路及び前記加算回路に供給し、前記係数入
力回路に於いて前記第２の外部端子群から供給
される複数個のデータを複素データ形式で前記
乗算回路に供給し、前記加算回路に於いて前記
乗算回路から出力される複数個の複素データと
前記データ入力回路から供給される複素データ
を受け、これら２個の複素データの和を複数個
得てこれを最終演算結果として出力するように
接続し、 (e) 前記フアンクシヨン５では、前記データ入力
回路に於いて前記第１の外部端子群から供給さ
れる複数個のデータを複素データ形式で前記乗
算回路及び前記加算回路に供給し、前記係数入
力回路に於いて前記第２の外部端子群から供給
される複数個のデータを複素データ形式で前記
乗算回路に供給し、前記加算回路に於いて前記
乗算回路から出力される複数個の複素データと
前記データ入力回路から供給される複数個の複
素データを受け、これを複素データの総和を最
終演算結果として出力するように接続し、 (f) 前記フアンクシヨン６では、前記データ入力
回路に於いて前記第１の外部端子群から供給さ
れる複数個のデータを前記スケーリング機能を
介して複素データ形式で前記乗算回路に供給
し、前記係数入力回路に於いて前記第２の外部
端子群から供給される複数個のデータを複素デ
ータ形式で前記乗算回路に供給し、前記加算回
路に於いて前記乗算回路から出力される複数の
複素データを受けこれらの複素データの和と差
を最終結果として出力するように接続し、 (g) 前記フアンクシヨン７では、前記データ入力
回路に於いて前記第１の外部端子群から供給さ
れる複数個のデータのうち一部を直接前記乗算
回路に供給すると同時に残りを直接あるいは前
記スケーリング機能を介して前記加算回路へ供
給し、前記係数入力回路に於いて前記第２の外
部端子から供給される複数個のデータは直接前
記乗算回路に供給し、前記加算回路に於いて前
記乗算回路から出力される複数個のデータと前
記データ入力回路の出力を受けIDタイプの２
次巡回型デイジタルフイルタの演算出力の中間
結果及びフイルタ出力結果の演算を行いこれら
を出力するように接続し、 (h) 前記フアンクシヨン８では、前記データ入力
回路に於いて前記第１の外部端子群から供給さ
れる複数個のデータのうち一部を直接前記乗算
回路に供給すると同時に残りを直接あるいは前
記スケーリング機能を介して前記加算回路へ供
給し、前記係数入力回路に於いて前記第２の外
部端子群から供給される複数個のデータは直接
前記乗算回路に供給し、前記加算回路に於いて
前記乗算回路から出力される複数個のデータと
前記データ入力回路の出力を受けIDタイプ２
次巡回型デイジタルフイルタの演算出力の中間
結果及びフイルタ出力結果の演算を行いこれら
をそのままあるいは前記入力回路にフイードバ
ツクした後前記第１の外部端子群の一部に出力
するように接続することにより、前記複数種類
のフアンクシヨンのうちから任意の１つを選択
できるように構成したことを特徴とするデイジ
タル信号処理用LSI。 ２ 前記第２の外部端子群から供給される複数個
のシリアルデータに対し各々第１及び第２のフラ
グビツトを付加することにより、前記係数入力回
路が前記複数個の第１のフラグビツトのビツトパ
ターンをスケーリング量に対応させ前記ビツトパ
ターンを前記データ入力回路に供給する手段と、
前記第２のフラグビツトを前記２の補数変換回路
に供給し２の補数を取るか取らないかを決定する
手段を有する特許請求の範囲第１項記載のデイジ
タル信号処理用LSI。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127280A JPS56147260A (en) | 1980-04-18 | 1980-04-18 | Lsi for digital signal processing |
| US06/252,861 US4407018A (en) | 1980-04-18 | 1981-04-10 | Digital signal processor suited for LSI fabrication |
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