FR2480968A1 - Processeur numerique adapte a l'integration a haute densite - Google Patents

Abstract

LE PROCESSEUR NUMERIQUE CONFORME A L'INVENTION COMPREND UN CIRCUIT D'ENTREE DE DONNEES 100 EFFECTUANT UN COMPTAGE A 2 DE DONNEES D'ENTREE, UN CIRCUIT D'ENTREE DE COEFFICIENT 200 EFFECTUANT UNE CONVERSION COMPLEMENTAIRE A 2 DE CERTAINES DONNEES DE CES ENTREES, UN MULTIPLICATEUR 300 POUR LES SORTIES DES CIRCUITS 100 ET 200, UN CIRCUIT ADDITIONNEUR 400 AGISSANT SUR LES SORTIES DU CIRCUIT 300 ET UN BLOC 2000 POUR MODIFIER LA CONNECTION DE DONNEES DANS CHACUN DES CIRCUITS PRECEDENTS EN FONCTION DES 0 ET 1 ENTREES PAR LES BORNES FO-F2 AFIN DE SELECTIONNER UN MODE PARMI HUIT MODES FONCTIONNELS. CE PROCESSEUR EST ADAPTE A L'INTEGRATION A HAUTE DENSITE ET IL EST D'UN EMPLOI GENERAL ET FACILE.

Description

L'invention se rapporte à un processeur numérique adapté

à l'intégration de haute densité.

Pour les traitements de signaux numériques, tels que le filtrage numérique et la transformation de Fourier rapide, discrète (FFT), les composants fondamentaux sont des multipli- cateurs, des additionneurs- soustracteurs et à dispositif de temporisation. Ces trois types de composants sont combinés pour réaliser les fonctions désirées. Lorsque la technologie

du traitement numérique est appliquée au domaine de communica-

tion, le traitement en temps réel est nécessaire.

Les circuits de traitement numérique pour les opérations en temps réel doivent avoir une vitesse de traitement élevée et, dans les systèmes classiques, le matériel a été réalisé en mettant en oeuvre des circuits intégrés indépendants, comme cela est décrit dans l'article intitulé: "Special-Purpose

Hardware for Digital Filtering" de S. K. FREENY dans la publi-

cation "PROCEEDINGS OF THE IEEE", Volume 63, numéro 4, avril 1975, pages 633-648, et plus particulièrement la figure 16 de la page 643. De tels circuits ont malheureusement un matériel

étendu, étant donné qu'ils utilisent plusieurs circuits inté-

grés incluant des multiplicateurs, des additionneurs, des mé-

moires vives (RAMs) et un contrôleur. Notamment, lorsque la vitesse de fonctionnement du multiplicateur est plus faible

que celle requise, il faut plusieurs multiplicateurs poureffec-

tuer la multiplication, tout cela aboutissant à un matériel de

grande échelle.

Il a été envisagé d'autre part, des circuits de traitement

numérique en temps réel utilisant des microprocesseurs du com-

merce. Dans ce cas, les microprocesseurs couramment désignés par l'expression anglo-saxone "bit-slice", du type bipolaire, sont très avantageux en ces facultés de traitement arithmétique en comparaison des microprocesseurs réalisés.en dispositifs

MOS (Métal-Oxyde-Semi-conducteur). L'avantage le plus distinc-

tif de l'emploi des microprocesseurs relativement à l'emploi de

circuits intégrés indépendants réside en ce qu'un matériel i-

dentique peut convenir pour la réalisation de nombreuses opéra-

tions fonctionnelles, en changeant seulement le contenu de la mémoire de programme. Cependant, même avec le microprocesseur bipolaire "bit-slice", un traitement en temps réel pour un grand nombre d'opérations de calcul par unité de temps ne peut

pas être effectué à des vitesses suffisamment élevées, et éven-

tuellement un matériel de plus grande échelle est exigé relati-

vement à l'assemblage de circuits intégrés indépendants tel que

mentionné ci-dessus.

Compte tenu de cette situation, les technologies de pointe sont appliquées au développement de dispositifs à intégration de haute densité, ou à grande échelle, -dispositifs désignés

couramment par l'abréviation LSI (Large-Scale Integration)-

pour traiter des signaux numériques dans le but de réduire l'é-

chelle du matériel, comme cela est décrit dans une publication intitulée: "Multiplier-Accumulator Application Notes", de L. SCHIRM IV, TRW LSI PRODUCTS, Janvier 1980> pages 7-9, et plus

particulièrement les figures 8, 11 et 13. On considérera main-

tenant quatre directions du développement de tels dispositifs LSI. En premier lieu, la réduction de l'échelle du matériel global est envisagée en améliorant la vitesse de traitement de

circuits intégrés indépendants, tels que multiplicateurs et ad-

ditionneurs. Selon cette méthode, la réduction du matériel est

cependant limitée du fait que chaque composant est intégré sé-

parement dans une plaquette de circuits intégrés et que la con-

sommation totale d'énergie augmente en raison d'une cadence

d'horloge élevée.

En second lieu, il est envisagé d'intégrer un certain nom-

bre de multiplicateurs et additionneurs dans une seule plaquette de circuits intégrés. Selon cette méthode cependant, il faut que des multiplicateurs et additionneurs individuels soient capables

de fonctionner indépendamment de façon à procurer des possibili-

tés d'emploi.générales, ce qui aboutit à un grand nombre de bor-

nes d'entrée-sortie, ainsi que l'emploi nécessaire de circuits intégrés extérieurs pour cadencer les données individuelles d'entrée-sortie.

En troisième lieu, des dispositifs LSI pour des usages ex-

clusifs sont développés, en sacrifiant ainsi les possibilités d'emploi général, dans le but de compenser l'inconvénient de la seconde méthode. L'intégration à grande.échelle comprend des

éléments de temporisation en plus des parties pour le traite-

ment arithmétique. Cette méthode permet l'incorporation d'une intégration à grande échelle pour des fonctions spécifiques en rapport avec le niveau qui peut être obtenu par les technologies de dispositifs actuelles, procurant ainsi la meilleure solution

pour minimiser l'échelle du matériel pour une circuiterie indi-

viduelle. Cependant, pour construire un système, il faut une variété de dispositifs LSI conçus et fabriqués en petite séries

ce qui se traduit par un coût de fabrication considérable.

En quatrième et dernier lieu, sont développés des proces-

seurs de signaux qui sont le perfectionnement de microproces-

seurs. Dans des processeurs pour traiter des signaux en temps réel, des mémoires mortes de programme, des mémoires mortes de coefficient, des mémoires vives de stockage de données, et des multiplicateurs sont disposés dans une plaquette en plus de

l'unité arithmétique. Cette méthode donne la possibilité de va-

rier la fonction en changeant le programme. Toutefois, étant

donné que la longueur de mot arithmétique est fixée, les dis-

positifs LSI ayant une grande longueur de mot doivent être dé-

veloppés pour des systèmes nécessitant une haute précision de calcul. Ceci implique un matériel accru, conduisant à une basse

vitesse de traitement et à des circuits périphériques accrus.

Cette méthode est appropriée au traitement en canal simple,

alors que pour le traitement multicanal, le temps pour l'en-

trée-sortie des données n'est plus négligeable relativement au

temps de calcul, de sorte que la vitesse de traitement se trou-

ve diminuée.

La première méthode peut être mise en pratique indépendam-

ment ou en combinaison avec l'une quelconque des trois autres méthodes. Comme décrit ci-dessus, plusieurs tentatives ont été faites pour réaliser l'intégration à grande échelle pour des processeurs numériques en temps réel, et chaque méthode a ses

avantages et inconvénients respectifs. En particulier, des dis-

positifs LSI pour le traitement multicanal doivent satisfaire aux conditions suivantes 1- Les fonctions du dispositif doivent être orientées vers

des possibilités d'emploi général.

2- Le nombre de bornes d'entrée-sortie doit être aussi pe-

tit que possible.

3- Le nombre de circuits extérieurs requis doit être aussi

petit que possible.

4- Les dispositifs doivent être d'un emploi facile pour l'utilisateur. Ces conditions sont incompatibles l'une avec l'autre. Par

exemple, on considère généralement que la condition 1- est in-

compatible avec les conditions 2- et 3-. La condition 1- s'at-

tache à la seconde des quatre méthodes précédentes d'intégration

de haute densité, et les conditions 2- et 3- à la troisième mé-

lothode. C'est dire que les méthodes de la technique antérieure d'intégration de haute densité ne satisfont pas toutes en même

temps les conditions 1- à 4-.

C'est par conséquent un but de l'invention d'obtenir un processeur numérique d'emploi général approprié à la fabrication LSI.

Un autre but de l'invention est d'avoir un processeur numé-

rique approprié pour la fabrication LSI, qui nécessite moins de

bornes d'entrée-sortie et moins de circuits extérieurs.

Encore un autre but de l'invention est d'obtenir un proces-

seur numérique adapté à la fabrication LSI et d'emploi facile

pour l'utilisateur.

Selon l'invention, ces buts sont atteints par un processeur numériqueadapté pour la fabrication LSI, comprenant - un circuit d'entrée de données pour effectuer une mise à l'échelle d'une pluralité de données en série provenant d'un premier groupe de bornes extérieures - un circuit d'entrée de coefficient pour effectuer une

conversion complémentaire à 2 sur une pluralité de données spé-

cifiques prélevées d'une pluralité de données en série issues d'un second groupe de bornes extérieures; - un circuit multiplicateur fonctionnant pour recevoir une pluralité de sorties issues dudit circuit d'entrée de données et desdits circuits d'entrée de coefficient pour effectuer une pluralité de multiplications et d'additions; - un circuit additionneur fonctionnant pour recevoir une pluralité de sorties issues dudit circuit multiplicateur et

desdits circuits d'entrée de données, et pour fournir une plu-

ralité de données à un troisième groupe de bornes extérieures

et audit circuit d'entrée de données-, et effectuant une plura-

lité d'additions et de soustractions ainsi qu'une détection et une correction de dépassement; et - des moyens pour modifier la connection des données dans chacun desdits circuits, en fonction de la combinaison de 0 et de 1 entrés par l'intermédiaire d'un quatrième groupe de bornes extérieures, de façon qu'un mode soit sélectionné parmi une

pluralité de modes fonctionnels.

Les caractéristiques et avantages de l'invention ressorti-

ront plus clairement de la description qui suit, faite en réfé-

rence aux dessins annexés.

Dans les dessins

- la figure 1 est une vue synoptique d'un exemple de réali-

sation de la présente invention; - les figures 2 à 9 sont des vues schématiques illustrant huit fonctions possibles obtenues par le dispositif représenté sur la figure 1;

- la figure 10 est une vue synoptique illustrant un exem-

ple de réalisation du circuit d'entrée de données représenté sur la figure 1;

- la figure 11 est une vue synoptique illustrant un exem-

ple de réalisation du circuit de mise à l'échelle 2-n représenté sur la figure 10

- la figure 12 est une vue synoptique illustrant un exem-

ple de réalisation du circuit de mise à l'échelle 1/2 représenté sur la figure 10; - la figure 13 est un tableau en référence au temps pour expliquer le fonctionnement du circuit de mise à l'échelle 2-n de la figure 11

- la figure 14 est une vue synoptique illustrant un exem-

ple de réalisation du circuit d'entrée de coefficient représenté sur la figure 1

- la figure 15 illustre le format de champ des données en-

trées dans le circuit d'entrée de coefficient;

- la figure 16 est une vue synoptique illustrant un exem-

ple de réalisation du circuit de conversion de coefficient re-

présenté sur la figure 14;

- la figure 17 est une vue synoptique illustrant un exem-

ple de réalisation du circuit multiplicateur représenté sur la figure 1; et

- la figure 18 est une vue synoptoje illusrent.Àr --xe'-

ple de réalisation du circuit additionnel représen.é s. - -

gure 1.

En référence maintenant à la figure 1, il y est morntr?é (n exemple de réalisation préféré d'un dispositif conformé à la présente invention, comprennant: un circuit d'entrée de données

, un circuit d'entrée de coefficient 200, un circuit multi-

plicateur 300, un circuit additionneur 400, un circuit généra-

teur de signal de sélection 500, et un circuit générateur de

signal de commande 600. Les circuits 100, 200, 300 et 400 cons-

tituent un bloc 1000 illustré par un trait tireté, talais que

les circuits 500 et 600 constituent un autre bloc, 2000, égale-

ment illustré par un trait tireté. Des bornes des circuits in-

clus dans le bloc 2000 sont connectées à des bornes des circui-s inclus dans le bloc 1000, comme cela sera décrit plus tard, pour assurer que la connection des données dans chacun des circuits du bloc 1000 soit modifiée par les circuits du bloc 2000. Le processeur est aussi pourvu de bornes d'entrée de données X0-X3 et Y0-Y3, de bornes d'entrée de coefficient'C0-C7, des bornes d'entrée sélective de fonction F0-F2, d'une borne d'entrée d'horloge CLK, une borne d'entrée de signal de synch:cnisation

Sin, une borne d'alimentation Vcc, et une borne de masse GND.

Des bornes d'entrée X0 et X2 sont aussi utilisées comme bornes de sortie en mode fonctionnel spécifique, comme cela sera décrit

plus tard. Le processeur comporte des bornes de sortie de don-

nées Z0-Z3, une borne de sortie de signal de synchronisation Sout, et des bornes intermédiaires D0-D7, P0-P5, U0-U3, V0-V3,

W0-W3, Q0-Q5, R0-R5.

Dans la description qui suit, des coefficients et données

d'entrée-sortie sont supposés être exprimés en un format de don-

nées série à complément à 2, chapeautés par le bit le moins si-

gnificatif (LSB).

A la figure 1,, un parmi huit modes fonctionnels peut être choisi par la combinaison de signaux binaires (composés de 0 et

de 1) appliqués aux bornes d'entrée F0, F1 et F2.

Les figures 2 à 9 sont des vues synoptiques expliquant les huit fonctions possibles obtenues par utilisation du dispositif représenté sur la figure 1. Dans ces vues, le circuit d'entrée

de coefficient 200 de la figure 1 est omis, et tous les chif-

fres de référence correspondent à ceux indiqués à la figure 1.

La figure 2 présente quatre jeux de circuits convenant pour remplir une fonction FC0 en vue d'obtenir une sommation de produits carrés; la figure 3 présente deux jeux de circuits convenant pour remplir une fonction FC1 en vue d'obtenir une

sommation et une différence de produits double-carré; la fi-

gure 4 présente un circuit adapté pour remplir une fonction FC2 en vue d'obtenir une sommation de produits triple-carré la figure 5 présente deux jeux de circuits adaptés pour remplir une fonction FC3 en vue d'obtenir le résultat "produit complexe + données complexes"; et la figure 6 présente un circuit qui remplit une fonction FC4 pour obtenir- une "somme de deux jeux de produits complexes + des données complexes". A la figure 6,

Di désigne un élément de temporisation réalisé par une connec-

tion série d'un élément de temporisation à prises 9 et d'un élément de temporisation 10 tels que représentés sur la figure 11. L'élément de temporisation est utile pour commander dans le temps le bit le moins significatif LSB des données entrées par l'intermédiaire des bornes d'entrée X0-X3 relativement au bit LSB des données entrées par l'intermédiaire des bornes d'entrée Y2 et Y3, en connectant respectivement les bornes de

sortie Z2 et Z3 aux bornes d'entrée YO et Y1.

La figure 7 présente un circuit remplissant une fonction-

FC5 dans laquelle la détermination pour la transformation de Fourier rapide (FFT) est calculée. On désignera par la suite

par "compteur X" un circuit de mise à l'échelle X désignée gé-

néralement par le terme anglo-saxon "scaling circuit", qui est un circuit conçu pour compter un grand nombre d'impulsions en

vue de réduire à un nombre donné d'impulsions d'entrée, du nom-

bre X qui est généralement une puissance de 2, en une seule im-

pulsion de sortie.- Ainsi, à la figure 2, Si désigne un compteur 1/2 comme celui représenté sur la figure 12, et l'une des mises à l'échelle 20 ou 2-1 peut être choisie. Pour plus de détails,

on se référera à la description relative à la figure 12.

La figure 8 présente deux jeux de circuits adaptés pour remplir une fonction FC6 en vue de réaliser une partie d'un filtre numérique récursif d'ordre 2 du type à 1D excluant la partie d'un circuit de temporisation d'un échantillon. Dans la -n figure, S2 désigne un compteur 2 tel que représenté sur la figure 11; OFC désigne des circuits de correction/détection de dépassement 441 et 442 tels que représentés sur la figure 18; et D2 désigne des éléments de temporisation 311 et-312

tels que représentés sur la figure 18.

La figure 9 présente deux jeux de circuits adaptés pour remplir une fonction FC7 en vue de réaliser une partie d'un filtre numérique récursif d'ordre 2 du type 2D excluant la partie d'un circuit de temporisation d'un échantillon. Dans la figure, S2, D2 et OFC désignent les mêmes composants que ceux mentionnés à la figure 8. Les bornes XO et X2 sont utilisées comme bornes de'sortie dans le mode fonctionnel FC7 représenté sur la figure 9, tandis qudellessont utilisées comme bornes

d'entrée en modes fonctionnels FCO-FC6 représentés sur les fi-

gures 2 à 8, respectivement. Ces bornes sont constituées en uti-

lisant des tampons à triple état à 11 et 12 tels que représentés

sur la figure 10.

Les huit fonctions précédentes accomplissent les calculs

qui sont largement utilisés dans les processeurs numériques.

Revenant à la-figure 1, des signaux entrés par dèes bornes d'entrée FO, Fl et F2 sont appliqués au générateur de signal de

sélection 500, qui produit alors des signaux de sélection fO-fil.

Les signaux de sélection fO-fll sont délivrés au circuit d'en-

trée de données 100, au circuit d'entrée de coefficient 200 et au circuit additionneur 400, de façon à déterminer le mode de connection de données dans ces circuits. Le tableau 1 représente la table de vérité correspondant au générateur de signal de

sélection 500.

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Table 1 - TABLE DE VERITE DU GENERATEUR DE

SIGNAL DE SELECTION

1 0 Comme cela ressort de la table 1, le dispositif conforme à la présente invention est capable de réaliser sélectivement huit genres de modes fonctionnels FC0-FC7. Le générateur 500 peut être conçu par combinaison de circuits logiques, ou peut

être réalisé en employant une mémoire morte. Un signal d'hor-

loge appliqué à la borne d'entrée CLK est délivré au circuit d'entrée de données 100, au circuit d'entrée de coefficient 200, au circuit multiplicateur 300, au circuit additionneur 400, et au générateur de signal de commande 600. Un signal de synchronisation appliqué à la borne d'entrée Sin est amené au générateur 600 de façon à produire divers signaux de commande nécessaires pour le circuit d'entrée de données 100, le circuit d'entrée de coefficient 200, le circuit multiplicateur 300 et le circuit additionneur 400. Le générateur 600 fonctionne aussi pour retarder le signal de synchronisation d'entrée et délivre un signal de synchronisation retardé sur la borne de sortie Sout. Entrées Sorties Modes fonctionnels F2 F F0 f0 fil f2 f3 f4 f5 f6 f7 f8 f9 f10 fil

FCO 0 0 0 00 0 1 0 0 0 0 0 1 0 0

FC1 0 0 1 0 0 0 1 0 0.0 11 1 0

FC2 0 1 0 0 0 0 1 0 0 0 1 0 1 0 1

FC3 0 1 1 0 0 0 0 0 1 1 1 1 1 0 0

FC4 1 0 0 0 0 0 0 0 1 1 1 1 0- Q 1

FC5 1 0 1 0 1 0 0 0 1 0 1 1 1 1 0

FC6 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0

FC7 1 1 1 10 1 0 0 0 1 1 1 1 0 0

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Huit données d'entrée en série sont appliquées, par l'in-

termédiaire des bornes d'entrée X0-X3 et Y0-Y3, au circuit d'en-

trée de données 100. Le circuit 100 produit quatorze sorties,

huit d'entre elles étant appliquées par le biais des bornes in-

termédiaires U0-U3 et V0-V3 au circuit multiplicateur 300, les

six sorties restantes étant appliquées via les bornes intermé-

diaires Q0-Q5 au circuit additionneur 400. Huit données de coef-

ficient sont appliquées par les bornes d'entrée C0-C7 au circuit d'entrée de coefficient 200. Le circuit 200 produit quatorze

sorties, huit d'entre elles étant appliquées par les bornes in-

termédiaires D0-D7 au circuit multiplicateur 300 et les six sor-

ties restantes étant appliquées via les bornes intermédiaires P0-P5 au circuit 100. Quatre données de sortie issues du circuit multiplicateur 300 sont appliquées par les bornes intermédiaires W0-W3 au circuit additionneur 400. Le circuit 400 produit dix sorties, quatre d'entre elles étant amenées aux bornes de sortie

Z0-Z3 et les six sorties restantes étant appliquées, par les bor-

nes intermédiaires R0-R5 au circuit d'entrée 100.

Lescircuits 100, 200, 300 et 400 vont maintenant être dé-

crits en détail en référence aux dessins.

La figure 10 est une vue schématique détaillée d'un exemple de réalisation du circuit d'entrée de données 100 représenté sur la figure 1. A la figure 10, les bornes et sorties communes avec celles de la figure 1 sont désignées de manière identique. Le schéma de la figure 10 comprend des bornes d'entrée X0-X3 et Y0-Y3, des bornes intermédiaires U0-U3, V0- V3, Q0-Q5 et R0-R5, et reçoit des signaux de sélection fO0-f3. Le schéma comporte des tampons à triple état 11 et 12, des compteurs 1/2, 21-24, pour mettre à l'échelle 1/2 les données d'entrée, des compteurs 2 -n 31 et 32 pour mettre à l'échelle 2 nles données d'entrée (o n = 0,1,...,7), et des multiplexeurs à double entrée 41-44, 51 et

52' 61-64, et 71-74-

La fonction primaire du circuit d'entrée de données repré-

senté sur la figure 10 est de faire un précomptage des données d'entrée et de déterminer le mode de connection des données des

circuits incluant les circuits 300 et 400 de la figure 1 en fonc-

tion de chaque mode fonctionnel. Quatre données d'entrée sont appliquées par les bornes X0-X3 aux compteurs 1/2, 21-24, ainsi ll qu'aux premières entrées des multiplexeurs 41-44. Cependant, comme cela ressort de la table 1, le signal f2 devient "1" en mode fonctionnel FC7 et les bornes intermédiaires R4 et R5 sont

respectivement amenées aux bornes d'entrée X0 et X2 via les tam-

pons 11 et 12, amenant ainsi les bornes d'entrée X0 et X2 a fonctionner comme des bornes de sortie. Les bornes X0 et X2

sont utilisées, bien sûr, comme bornes d'entrée en modes fonc-

tionnels autres que FC7. Quatre sorties des compteurs 21-24 sont appliquées à la seconde entree des multiplexeurs respectifs

41-44 Quatre sorties de ces multiplexeurs sont appliquées res-

pectivement à la première entree des multiplexeurs 61-64. Les

données entrées par les bornes intermédiaires R0-R3 sont appli-

quées à la seconde entree des multiplexeurs 61-64. Des sorties

de ces multiplexeurs sont respectivement amenées aux bornes U0-

U3. Des sorties de ces mêmes multiplexeurs sont aussi respecti-

vement appliquées à la première entrée des multiplexeurs72, 71, 74 et 73. Les données entrées par les bornes d'entrée Y0 et Y1,

et les sorties.des multiplexeurs 51 et 52 sont appliquées respec-

tivement à la seconde entrée des multiplexeur2s71-74. Des sorties des multiplexeurs 71-74 sont respectivement amenées aux bornes

V0-V3. Les bornes d'entrée YO et Y1 sont aussi connectées res-

pectivement aux bornes Q0 et Q1. Les données entrées par les

bornes Y2 et Y3 sont appliquées à la première entree des multi-

plexeurs 51 et 52' ainsi qu'à la seconde entree de ces multiple-

xeurs respectivement par l'intermédiaire des compteurs 31 et 32 Des sorties des multiplexeurs 51 et 52 sont amenées aux bornes Q2 et Q3, et des sorties des multiplexeurs 42 et 44 sont amenées

aux bornes Q4 et Q5.

Le fonctionnement des multiplexeurs 41-44 51 et 52, 61-64 et 71-74 est le suivant. Les multiplexeurs 41-44 sont alimentés en commun par le signal de sélection fl. Comme cela ressort de la table 1, fl va à "1" en mode FC5 et reste à "0" dans les

autres modes. Ici, une supposition est faite pour tous les mul-

tiplexeursdans la description, qui consiste à ce que la première

entree (la borne d'entrée supérieure dans les dessins) est choi-

sie et reliée à la sortie quand le signal de sélection est "0", et la seconde entrée (la borne d'entrée du bas dans les dessins) est choisie et reliée à la sortie quand le signal de sélection est "1". Par conséquent, les multiplexeurs 41-44 -transmettent des

sorties des compteurs 21-24 seulement en mode FC5. Les multiple-

xeurs 51 et 52 sont alimentés en commun en fO, et transmettent des sorties des compteurs 31 et 32 seulement dans les modes FC6

et FC7, comme cela ressort de la table 1. Les multiplexeurs 6 -

64 sont alimentés en commun par le signal de sélection f2 et transmettent des données reçues des bornes RO-R3 seulement en mode FC7, comme cela ressort de la table 1. Les multiplexeurs

71-74 reçoivent en commun le signal de sélection f3 et trans-

mettent des données reçues des bornes QO-Q3 seulement dans les modes FC0, FC1 et FC2, comme cela ressort de la table 1. De cette manière, le mode de connection des données est déterminé

selon les huits modes fonctionnels.

Les compteurs 2î-24 et 31 et 32 représentés sur la figure

vont maintenant être décrits en détail.

Le compteur 2n représenté sur la figure 11 est composé d'une borne d'entrée 8, d'un élément de temporisation à prises 9, d'un élément de temporisation 10, d'un multiplexeur à double

entrée 11, d'une borne de sortie 12, d'un dispositif de ver-

rouillage 13, de multiplexeurs à double entrée 141-147, et d'un multiplexeurà huit entrées 15. Le circuit comprend des bornes intermédiaires PO, Pl et P2 et reçoit les signaux de commande

to-t6 et le signal de sélection fO.

La figure 11 est une vue synoptique détaillée dans l'exem-

ple de réalisation du compteur tel que 31 et 32 à la figure 10-, et les bornes intermédiaires PO, Pi et P2 de la figure 10 ainsi que les bornes intermédiaires P3, P4 et P5 sont effectives pour

le compteur 32.

* Le fonctionnement du compteur représenté sur la figure 11 va maintenant être décrit en référence au diagramme des temps

de la figure 13.

Les données entrées par la borne 8 sont délivrées à l'élé-

ment de temporisation 9 et au verrou 13. Du fait que les données d'entrée sont chapeautées par le bit le moins significatif LSB comme mentionné plus haut, le bit le plus significatif MSB, c'est-à-dire le dernier bit, de chaque mot est maintenu par le

verrou 13 pendant une durée d'une longueur de mot.

La figure 13 représente en sa section(l)une forme d'onde.

du signal de synchronisation reçu à la borne d'entrée Sin et illustre en sa section (2)des données reçues à la borne d'entrée Y2 ou Y3. La figure 13 illustre en sa section (3)le partage du temps de la sortie du verrou 13, montrant que la sortie de MSB (c'est-à-dire le bit de signe) est verrouillée pendant la durée de la longueur d'un mot avant d'être délivrée. La sortie du ver-

rou 13 est appliquée à la seconde entrée des multiplexeurs 141-

147. La sortie de l'élément de temporisation 9 est appliquée à

la première entrée du multiplexeur15, et les sorties des multi-

plexeursl47-141 sont appliquées à la seconde, troisième,..... et

huitième entrées du multiplexeur 15. Les sept multiplexeurs 141-

147 reçoivent respectivement les signaux de sélection tO-t6 et

produisent des sorties en allongeant le bit de signe respecti-

vement de 7 bits,..., 2 bits et 1 bit.

La figure 13 illustre en ses sections (4)-a, (5)-a et (6)-a le chronogramme relatif aux données d'entrée reçues par les mul-

tiplexeursl41- 147, et en ses sections (4)-b, (5)-b et (6)-b la

forme d'onde des signaux de commande tO-t6 respectivement appli-

qués aux multiplexeurs141-147. Dans les sections (4)-c, (5)-c

et (6)-c sont représentées les formes d'onde des sorties respec-

tives des multiplexeursl41-147, et en sa section (7), le chrono-

gramme relatif à la sortie de la dernière prise de l'élément de

temporisation 9. Par conséquent, la première entrée du multiple-

xeur 15 reçoit des données non mises à l'échelle, la seconde en-

trée reçoit des données à l'échelle 21, la troisième entrée reçoit des données à l'échelle 2,... et la huitième entrée reçoit des données à l'échelle 27. Ainsi, le multipleeur15 peut sélectionner l'une des huit données mises à l'échelle, de

0 -7

2 à 2, en fonction de la combinaison de signaux de sélection (des 0 et 1) entrés par l'intermédiaire des bornes P0, P1 et P2 (ou P3, P4 et P5). La table 2 donne la correspondance entre la combinaison de signaux de sélection sur les bornes P0, P1 et P2

(ou P3, P4 et P5) et le facteur de mise à l'échelle.

2;. 68

Table 2

Signaux aux bornes intermédiaires facteurs

P0 (P3) P1 (P4) P2 (P5)

0 0 0 20

-1

0 0 1 2

-2 0 i 0 2 2-3 i 1 i 2

1 0 0 2-

i0 1 25

1 i i 0 2-

2-7

Il est à noter que huit données d'entrée délivrées au mul-

tiplexeur15 ont la même position LSB, de sorte que les signaux de commande pour les circuits additionneur et multiplicateur de la figure 1 n'ont pas besoin de varier en fonction du facteur

de mise à l'échelle.

La sortie du multiplexeur15 est appliquée à la seconde en-

tree du multiplexeurll. La sortie de l'élément de temporisation 9 est reliée par l'élément de temporisation 10 à la première

entrée du multiplexeurll, dont la sortie est connectée à la bor-

ne de sortie 12. Le multiplexeur 11 reçoit le signal de sélection f0 et transmet la sortie du multiplexeur15 seulement dans les modes FC6 et FC7, comme cela ressort de la table 1. On verra -n plus tard que le compteur 2n représenté sur la figure 11 est utilisé pour mettre à l'échelle le signal d'entrée de deux types de filtres récursifs d'ordre 2 qui sont réalisés dans les modes

FC6 et FC7. Dans la description qui précède, la valeur maximale

de n était supposée égale à 7. Cependant, le principe qui res-

sort de la figure 11 montre que la valeur maximale de n peut

être accrue sans aucune difficulté. Le fonctionnement de l'élé-

ment de temporisation 10, impliqué dans le mode FC4, sera décrit

plus tard.

Le compteur 1/2 représenté sur la figure 12 se compose

d'une borne d'entrée 50, d'une borne de sortie 51, d'une bascu-

le bistable 16, et de multiplexeurs à double entrée 17 et 18.

Le circuit reçoit le signal de commande t7 et comporte une bor-

ne intermédiaire PO. Le compteur de la figure 12 correspond par exemple aux compteurs 21 24 représentés sur la figure 10. Les données reçues par la borne 50 sont appliquées à l'entrée de la bascule 16 ainsi qu'à la seconde entrée du multiplexeur 17. La sortie de la bascule 16 est appliquée à la première entrée des

multiplexeurs 17 et 18, la sortie du multiplexeur 17 étant ap-

pliquée à la seconde entrée du multiplexeur 18, qui a sa sortie

appliquée à la borne 51. Le multiplexeur 17 transmet visuelle-

ment le signal à sa seconde entrée en raison du signal de com-

mande t7, alors que pour un bit spécifique de chaque mot il transmet seulement le bit de signe de la donnée d'entrée issue de la bascule 16 et reçue sur sa première entrée. Par conséquent, le multiplexeur 17 effectue une mise à l'échelle 1/2 des données reçues à la borne d'entrée 50 et délivre le résultat à la borne de sortie 51. La sortie de la bascule est identique à l'entrée, mais retardée d'un bit, et ainsi deux entrées du multiplexeur 18 ont le même chronogramme de LSB, la première entrée étant une donnée remise à l'échelle et la seconde entrée étant à l'échelle 1/2. Il s'ensuit que lorsque le signal de sélection à

la borne PO est "0", les données non mises à l'échelle sont ap-

pliquées à la borne 51, et lorsque le signal de sélection est

"1", les données mises à l'échelle 1/2 sont appliquées à la bor-

ne 51. La borne PO correspond à celle représentée sur la figure 1. La figure 14 est une vue synoptique détaillée du circuit d'entrée de coefficient 200 représenté sur la figure 1, dans lesquelles figures les bornes et les signaux communs portent les

mêmes références. Le circuit comprend: des bornes d'entrée CO-

C7; des bornes intermédiaires PO-P5 et DO-D7; des multiple-

xeurs à double entrée 191, 192, 211, 212, 221 et 222; des cir-

cuits de conversion de coefficient 201 et 202; et des verrous

231 et 232. Le circuit reçoit des signaux de sélection f4 et f5.

Avant la description du fonctionnement du circuit, le format

d'entrée des données sera d'abord examiné.

Généralement, dans le traitement de signaux numériques, le nombre de bits pour les données doit être égal ou supérieur au nombre de bits pour coefficients. La présente invention est fondée sur la supposition que, lorsque le nombre de bits de coefficient est m (m étant un nombre entier positif), le nombre de bits de donnée est m+2 ou plus. Cette condition ne limitera pas le champ d'application de la présente invention. L'exigence en matériel du multiplexeur, qui sera examinée plus tard, dépend du nombre de bits de coefficient m, 14 bits étant considérés suffisant pour le traitement usuel de signaux numériques. Par

conséquent, dans cet exemple de réalisation selon lequel la va-

leur de m est établie à 14, un nombre arbitraire non inférieur à 16 peut être établi pour le nombre de bits de donnée. Les données appliquées aux bornes d'entrée C0-C7dans la figure 14 peuvent contenir au moins 16 bits d'information pour chaque mot,

14 bits d'entre eux étant assignés au coefficient pour le multi-

plicateur. Les 2 bits restant sont assignés à l'information re-

lative à la mise en échelle comme décrit en référence aux figu-

res 11 et 12, ainsi qu'à l'information sur le complément à 2

comme cela sera décrit plus tard, si bien que la présente inven-

tion donne à un processeur numérique approprié à la fabrication LSI une facilité d'utilisation et nécessite moins de circuits

extérieurs.

La figure 15 illustre le format des données appliquées aux bornes d'entrée CO-C7 dans la figure 14. A la figure 15, un

-champ d'un bit F est assigné à l'information de mise en échel-

le mentionnée ci-dessus, tandis qu'un champ d'un bit G est assi-

gné à l'information sur le complément à 2 qui sera décrit plus tard. Un champ de 14 bits H est assigné au bit de coefficient,

qui est chapeauté par le bit LSB.

Le fonctionnement du circuit d'entrée de coefficient peut

être maintenant décrit en référence à la figure 14.

Des données ayant les champs précisés à la figure 15 sont reçues par les bornes CO-C7. Les données entrées par les bornes CO, Cl, C2, C4, C5 et C6 sont maintenues par les verrous 231,

2321 2331 2341 235 et 236, respectivement, qui maintiennent cha-

24O0968

que bit d'information de mise en échelle tel que celui désigné par F à la figure 15 pendant une longueur de bit de donnée et délivrent leurs sorties aux bornes P0-P5. Un motif de 3 bits sur les bornes P0, Pl et P2 et un autre motif de 3 bits sur les bornes P3, P4 et P5 sont respectivement appliqué aux compteurs 3 et 32 de la figure 10, de sorte que le facteur de mise en échelle est déterminé. Dans cet exemple de réalisation, une paire de données de 3 bits sont utilisées pour déterminer les facteurs individuels de mise en échelle, alors qu'il est aussi possible d'effectuer la mise en échelle dans la gamme de 20 à 2 utilisant chaque donnée de 4 bits en additionnant les

données de bit F reçues aux bornes C4 et C7. Dans ce cas, cepen-

dant, la capacité de l'élément de temporisation à prises 9 et le nombre de multiplexeurs à double entrée 14 1147 doit être accru, tandis que le multiplexeur à 8 entrées a besoin d'être remplacé par un multiplexeur à 16 entrées. L'information de mise en échelle à la borne P0 est aussi appliquée auxcompteurs 21-24 de la figure 10, de sorte que les compteurs admis peuvent effectuer une mise en échelle à 2 ou 2 par l'information de

mise en échelle dans le mode FC5, c'est-à-dire lorsque le pro-

cesseur fonctionne en tant que circuit "papillon" (butterfly

circuit), comme cela sera décrit plus tard.

Dans la figure 14, les données reçues aux bornes Cl et C4 sont appliquées respectivement aux première et seconde entrées du multiplexeur 191, et celles reçues par les bornes d'entrée C5 et C7 sont respectivement appliquées aux première et seconde entrées du multiplexeur 192. La sortie du multiplexeur 191 est

appliquée par le circuit 201 aux secondes entrées des multiple--

xeurs 211 et 221. La sortie du multiplexeur 192 est appliquée par le circuit 202 aux secondes entrées des multiplexeurs 212

et 222. Les multiplexeurs 211, 221, 212 et 222 sont aussi ali-

mentés à leurs premières entrées en données respectivement issues directement des bornes d'entrée Cl, C4, C5 et C7. Les

sorties du multiplexeur 211, 221, 212 et 222-sont respective-

ment connectées aux bornes intermédiaires Di, D4, D5 et D7. Les bornes d'entrée C0, C2, C3 et C6 sont respectivement connectées directement aux bornes intermédiaires DO, D2, D3 et D6. Les multiplexeurs 191, 192, 221 et 222 reçoivent en commun le signal de sélection f4, et les multiplexeurs 211 et 212 ro Ver- er commun le signal de sélection f5. Etant donné que les s nax

f4 et f5 respectent la table de vérité de la table 1, la ccïnec-

tion entre les bornes C1, C4, C5 et C7 et les bornes ?1, D4.

et D7 se fera comme suit. Dans les modes FC0, FC1, FC2 et FC7,

les bornes Cl, C4, C5 et C7 sont respectivement connectées di-

rectement aux bornes Dl, D4, D5 et D7. Dans les modes FC3, FC4 et FC5, les bornes C1 et C5 sont reliées par les circuits z i

et 202 aux bornes Dl et D5 et les bornes C4 et C7 sont corrc-

tées directement aux bornes D4 et D7, respectivement. Er move FC6, les bornes Cl et C5 sont directment connectées aux boraxes D1 et D5, et les bornes C4 et C7 sont reliées par les circuits

201 et 202 aux bornes D5 et D7, respectivement.

Les circuits 201 et 202 vont maintenant être décrits er

détail.

La figure 16 est une vue synoptique détaillée des circuits

de conversion de coefficient 201 et 202 représentés sur la figu-

re 14. Le circuit se compose d'une borne d'entrée 52, d'une bor-

ne de sortie 53, d'un circuit de complément à 2, 24, d'un verrou 25, et d'un multiplexeur à double entrée 26. Des données ayant des champs précisés tels qu'à la figure 15 sont appliquées par

la borne d'entrée 52 au circuit 24, au verrou 25 et à la premiè-

re entrée du multiplexeur 26. Le verrou 25 maintient le bit G

indiquant l'information de complément à 2 pour produire un si-

gnal de sélection appliqué au multiplexeur 26. De données reçues

par la borne 52, les bits H représentant l'information de coef-

ficient sont au complément à 2 par le circuit 24, et le résultat est appliqué à la seconde entrée du multiplexeur 26. On tr:-er des détails de l'opération du complément à 2 dans un articie intitulé: "An Approach to the Implementation of Dicgital Filters", de L.B. JACKSON et autres, dans la publication IELE TRANSACTIONS ON AUDIO AND ELECTROACOUSTICS, volume AUle r uméLo 3, septembre 1968, pages 413-421, et plus particulièrement la

figure 8 à la page 416.

Dans la figure 16, le multiplexeur 26 transmet des dconfes

à sa première entrée lorsque le verrou 25 sort "0", ec des don-

nées à sa seconde entrée lorsque le signal de sélection est. '

Par conséquent, les bits H contenant l'information te coefl--

cient sont soumis au complément à 2 et délivrés à la borne de

sortie 53 lorsque le bit G des données reçues par la borne d'en-

trée 52 est "1". Le circuit de conversion de coefficient est

particulièrement utile pour effectuer une multiplication com-

plexe. La multiplication complexe peut être exprimée de façon générique par la formule suivante: (X+jY) (A+jB) = lAX + (-B)Y + j (BX+AY)J Cette formule nécessite trois coefficients: A, -B et B, amenant

la mémoire extérieure à croître pour fournir ces coefficients.

D'autre part, le circuit de conversion de coefficient conforme à la présente invention requiert seulement deux coefficients de A et B, rendant possible la diminution des exigences en matériel

pour les circuits extérieurs. Le circuit de conversion de coef-

ficient est utilisé dans les modes FC3, FC4 et FC5, comme cela

a été décrit précédemment.

Il est connu que des coefficients d'un filtre numérique complexe obtenus d'un filtre numérique de coefficient réel en

décalant la fréquence de fs/4 (o fs est la fréquence d'échan-

tillonage) sont des nombres réels purs ou imaginaires purso Il y a six coefficients pour un tel filtre numérique complexe, et deux paires d'entre eux ont chacune la même grandeur avec des signes opposés. Ainsi, le circuit de conversion de coefficient de l'invention peut avantageusement être utilisé dans les modes FC6 et FC7. Le filtre numérique complexe précédent peut être

appliqué par exemple au multiplexeur de transformation, c'est-à-

dire au convertisseur Multiplexeur de division du temps en Multiplexeur de division de fréquence (convertisseur connu en termes anglo-saxons Time Division Multiplexer -TDM- to Frequency

Division Multiplexer -FDM-).

La figure 17 est une vue synoptique détaillée du circuit

multiplicateur 300 représenté sur la figure 1. Le circuit com-

prend des bornes intermédiaires U0-U3, V0-V3, D0-D7, et W0-W3;

des multiplicateurs 271-278; et des additionneurs 281-284.

Huit données reçues par les bornes U0-U3 et V0-V3 sont appli-

quées respectivement aux multiplicateurs 271, 273, 275, 277, 272, 274, 275 et 278. Huit coefficients reçus par les bornes D0-D7 sont appliqués aux multiplicateurs 271-278. Dans ce cas, ces multiplicateurs reçoivent seulement des données de bit F contenant l'information de coefficient tel qu'indiqué à la figure 15, par l'intermédiaire des bornes D0-D7. Les sorties des multiplicateurs 271 et 272 sont appliquées à l'additionneur 281, celles des multiplicateurs 273 et 274 à l'additionneur 282, celles des multiplicateurs 275 et 276 à l'additionneur 283, et celles des multiplicateurs 277 et 278 à l'additionneur 284. Les sorties des additionneurs 281-284 sont connectées respectivement aux bornes W0-W3. Ici, les multiplicateurs 271-278 sont supposés

être par exemple des multiplicateurs du type désigné par le ter-

me anglo-saxon "pipe line", qui n'ont pas besoin de bit de garde.

Divers signaux de commande nécessaires pour les multiplicateurs 271-278 et additionneurs 281-284 sont tous issus du générateur

600 représenté sur la figure 1.

La figure 18 est une vue synoptique détaillée du circuit additionneur 400 représenté sur la figure 1. Le circuit comprend des bornes intermédiaires W0-W3, R0-R5 et Q0-Q5 et des bornes de sortie Z0-Z3, et reçoit des signaux de sélection fO0-f4 et

f6-fll. Toutes ces références aux bornes et aux signaux corres-

pondent à celles de la figure 1. Le circuit comporte des mul-

tiplexeurs à double entrée 291, 292, 301, 302, 321, 322, 331-

334, 361, 362, 40, 451 et 452; des éléments de temporisation 311 et 312; des portes ET 341, 342 351, 352' 41 et 42; des

additionneurs 381, 382, 431 et 43; des soustracteurs-addition-

neurs 391 et 392; et des circuits de correction-détection de

dépassement 441 et 442.

Dans la figure 18, les données entrées par la borne W0 sont appliquées à la première entree des multiplexeurs 301 et 321,

celles entrées par la borne W1 à la première entrée du multi-

plexeur 291 et la seconde entrée du multiplexeur 292 ainsi qu'à la borne R4, celles entrées par la borne W2 sont appliquées à la seconde entree du multiplexeur 291 et à la première entrée du multiplexeur 292, et celles de la borne intermédiaire W3 sont appliquées à la première entrée des multiplexeurs 332 et 362 ainsi qu'à la porte ET 42 et à la borne R5. Les multiplexeurs 291 et 292 reçoivent en commun le signal f0 et transmettent l'information de la seconde entrée seulement dans les modes FC6

et FC7, comme cela ressort de la table 1.

Les données entrées par les bornes Q0-Q3 sont respective-

ment appliquées à la seconde entrée des multiplexeurs 331-33.

Les données entrées Dar les bornes Q2 et Q3 sont aussi appli-

quées à la seconde entrée des multiplexeurs 302 et 301. La

sortie du multiplexeur 301 est appliquée par l'élément de tem-

porisation 311 à la seconde entrée du multiplexeur 321. La sor-

tie de l'élément 311 est amenée à la borne R2. La sortie du

multiplexeur 291 est appliquée à la première entrée des multi-

plexeurs 302 et 322. La sortie du multiplexeur 302 est appliquée

par l'élément de temporisation 312 à la seconde entrée du multi-

plexeur 322. La sortie de l'élément 312 est amenée à la borne R0. Les multiplexeurs 301 et 302 reçoivent en commun le signal f2 et transmettent les données de la seconde entree seulement en mode FC7, comme cela ressort de la table 1. Les multiplexeurs 321 et 322 reçoivent en commun le signal de sélection f4 et transmettent les données de la seconde entrée seulement en mode

FC6, en conformité avec la table 1.

Ensuite, la sortie du multiplexeur 321 est appliquée à

l'additionneur 381 et à la première entrée du multiplexeur 333.

La sortie du multiplexeur 322 est appliquée à l'additionneur 382 et à la première entrée du multiplexeur 334. La sortie du

multiplexeur 292 est appliquée à la première entrée des multi-

plexeurs 331, 361 et 40. Les multiplexeurs 331-334 reçoivent en commun le signal de commande f6 et transmettent les données de la seconde entrée dans les modes FC3, FC4, FC6 et FC7, comme

cela peut être vu à la table 1. Iessortiesdes multiplexeurs 331-

334 sont appliquées respectivement aux portes ET 341, 342' 351 et 352' Les portes 341 et 342 reçoivent en commun le signal de sélection f7 et produisent "0" seulement en mode FC0, mais transmettent les données d'entrée dans les sept modes restant,

comme cela ressort de la table 1. Les portes 351 et 352 reçoi-

vent en commun le signal f8 et produisent 0" seulement dans les modes FC0 et FC2, mais transmettent les données d'entrée dans les six autres modes restant, comme cela ressort de la

table 1. Les données entrées par les bornes Q4 et Q5 sont appli-

quées à la seconde entrée des multiplexeurs 361 et 362, dont les sorties sont appliquées respectivement aux portes ET 371 et 372' qui ont ellesmêmes leurs sorties respectivement appliquées

aux soustracteurs-additionneurs 391 et 392. Les sorties des por-

tes 341, 342' 351 et 352 sont respectivement appliquées aux additionneurs 381 et 382 et aux soustracteurs-additionneurs 39 et 392. Les nultiplexeurs 361 et 362 reçoiv ent en commun le

signal f2 et transmettent les données de la seconde entrée seu-

lement en mode FC7, tel que cela ressort de la table 1. Les por-

tes 371 et 372 reçoivent en commun le signal f9 et produisent

"0" seulement en mode FC4 mais transmettent les données d'en-

trée dans les sept autres modes restant, comme cela ressort de la table 1. Les soustracteurs-additionneurs 391 et 392 reçoivent

en commun le signal f10 et fonctionnent comme soustracteurs seu-

lement dans les modes FC1 et FC5 et comme additionneurs dans les

six autres modes restants, comme cela ressort de la table 1.

La sortie de l'additionneur 381 est appliquée à l'addition-

neur 431. La sortie de l'additionneur 382 est appliquée à l'ad-

ditionneur 432 ainsi qu'à la seconde entrée du multiplexeur 40.

Les sorties des portes ET 41 et 42 sont respectivement appli-

quées aux additionneurs 431 et 432. Le multiplexeur 40 reçoit le signal f3 et transmet les données de la seconde entrée seulement

dans les modes FCO, FC1 et FC2, comme cela ressort de la table 1.

La porte 41 reçoit le signal fll et transmet les données d'en-

trée seulement dans les modes FC2 et FC4, mais produit "O" dans

les six modes restant, comme cela ressort de la table 1. La por-

te 42 reçoit le signal fl et transmet les données d'entrée seu-

lement en mode FC5 mais produit "0" dans les sept modes restants

comme cela apparaît à la table 1. La sortie du soustracteur-addi-

tionneur 391 est appliquée au circuit de correction-détection de dépassement 441 ainsi qu'à la première entrée du multiplexeur 451. La sortie du soustracteur-additionneur 392 est appliquée au circuit 442 ainsi qu'à la première entrée du multiplexeur 452 Les sorties des circuits 441 et 442 sont appliquées à la seconde entrée des multiplexeurs 451 et 452 et conduisent aussi aux

bornes Ri et R3. Les multiplexeurs 451 et 452 reçoivent le si-

gnal f0 et transmettent les données de la seconde entrée seule-

ment dans les modes FC6 et FC7, comme cela ressort de la table 1.

Les sorties des additionneurs 431 et 432 et des multiplexeurs 35451 et 452 sont respectivement délivrées aux bornes de sortie

Z0-Z3.

Les éléments de temporisation 311 et 312 à la figure 18 sont utilisés pour compenser le retard dans les circuits de boucle dans les modes FC6 et FC7 qui réalisent deux types de

Z480968

filtres numériques récursifs d'ordre 2 comme mentionné précé-

demment. Lescircuits 441 et 442 sont aussi nécessaires seule-

ment dans les modes FC6 et FC7 pour empêcher le cycle limite

qui existerait dans la boucle de réaction. Un exemple de réali-

sation du circuit de correction-détection de dépassement est

décrit en détail dans l'article premièrement cité dans la des-

cription, intitulé: "Special-Purpose Hardware for Digital

Filtering", de S.L. FREENY, dans PROCEEDINGS OF THE IEEE.

Comme décrit précédemment, la présente invention offre un processeur numérique adapté à la fabrication LSI, qui (1) est

orienté à un emploi général, (2) nécessite moins- de bornes d'en-

trée-sortie (28 bornes dans le mode de réalisation précité), (3) exige moins de circuits extérieurs, et (4) est d'emploi

facile par l'utilisateur.

Claims (3)

REVENDICATIONS

1. Processeur numérique adapté à l'intégration de haute densité, caractérisé en ce qu'il comprend: - un circuit d'entrée de données 100 pour effectuer une mise à l'échelle d'une pluralité de données en série appliquées par l'intermédiaire d'un premier groupe de bornes extérieures

X0-X3, YO-Y3;

- un circuit d'entrée de coefficient 200 pour effectuer une conversion complémentaire à 2 sur une pluralité de données

spécifiques prélevées d'une pluralité de données en série appli-

quées par l'intermédiaire d'un second groupe de bornes extéri-

eures CO-C7; - un circuit multiplicateur 300 fonctionnant pour recevoir une pluralité de sorties dudit circuit d'entrée de données et dudit circuit d'entrée de coefficient et pour effectuer une pluralité demultiplications et d'additions; - un circuit additionneur 400 fonctionnant pour recevoir une pluralité de sorties W0-W3 dudit circuit multiplicateur et dudit circuit d'entrée de données et pour fournir une pluralité de données à un troisième groupe de bornes extérieures ZO-Z3 et audit circuit d'entrée de données, et effectuant une pluralité d'additions et de soustractions ainsi qu'une correction et une détection de dépassement; et - des moyens 2000 pour modifier la connection des données dans chacun desdits circuits en fonction de la combinaison des 250 et 1 entrés par un quatrième groupe de bornes extérieures

FO-F2 de façon qu'un mode parmi une pluralité de modes fonction-

nels FCO-FC7 soit sélectionné.

2. Processeur selon la revendication 1, caractérisé en ce qu'il comporte: - des moyens (23 1236) pour attacher des premier et second bits drapeau (F, G) à chaque donnée d'une pluralité de données

en série reçues dudit second groupe de bornes extérieures (CO-

C7) de façon que ledit circuit d'entrée de coefficient (200) délivre un motif de bit desdits premiers bits F audit circuit d'entrée de données (100), ledit motif de bits correspondant au facteur de mise à l'échelle; et - des moyens (24, 25) réagissant pour appliquer lesdits

seconds bits (G) à un circuit de complément à 2 (24) pour dé-

terminer si oui ou non lesdits bits sont soumis au complément à 2.

3. Processeur selon la revendication 1 ou la revendication

2, caractérisé en ce que lesdits moyens de modification de con-

nection des données (2000) comprennent un circuit générateur de signaux de sélection (500) recevant la combinaison de 0 et 1 définissant les modes fonctionnels de façon à produire une

pluralité de signaux de sélection (fO-fll), et un circuit600 gé-

nérateur de signaux de commande coopérant avec le circuit gé-

nérateur de signaux de sélection pour produire une pluralité de signaux de commande (tO-t6) en une séquence prédéterminée, lesdits signaux de sélection étant utilisés pour commander des

multiplexeurs à double entrée inclus dans lesdits circuits d'en-

trée de données, d'entrée de coefficient, et additionneurs,

tandis que lesdits signaux de commande sont utilisés pour com-

mander des circuits de mise à l'échelle (compteurs) inclus dans ledit circuit d'entrée de données, afin de sélectionner lesdits

modes fonctionnels (FCO-FC7).