JPH03148734A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
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- JPH03148734A JPH03148734A JP1287379A JP28737989A JPH03148734A JP H03148734 A JPH03148734 A JP H03148734A JP 1287379 A JP1287379 A JP 1287379A JP 28737989 A JP28737989 A JP 28737989A JP H03148734 A JPH03148734 A JP H03148734A
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- memory
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- 230000004044 response Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 abstract description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 3
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、キャッシュメモリに対するライトプロテクト
機能の手段を備えたキャッシュメモリ制御装置に関する
。
機能の手段を備えたキャッシュメモリ制御装置に関する
。
（従来の技術）
従来、キャッシュメモリシステムでは、ＣＰＵからの要
求に応じてメインメモリの使用頻度の高いエリアのデー
タを格納し、ＣＰＵからのアクセスに応じて、そのデー
タの読出し、書込み動作が高速に実行される。ＣＰＵが
アクセスしたアドレスの−データが、キャッシュメモリ
に存在しない場合にはキャッシュミスとなり、存在すれ
ばヒツト信号が出力される。キャッシュミスの場合には
、ライトモード時に、ＣＰＵの要求アドレスを含むアド
レスブロックに対応するデータがメインメモリからキャ
ッシュメモリに転送されて格納される。
求に応じてメインメモリの使用頻度の高いエリアのデー
タを格納し、ＣＰＵからのアクセスに応じて、そのデー
タの読出し、書込み動作が高速に実行される。ＣＰＵが
アクセスしたアドレスの−データが、キャッシュメモリ
に存在しない場合にはキャッシュミスとなり、存在すれ
ばヒツト信号が出力される。キャッシュミスの場合には
、ライトモード時に、ＣＰＵの要求アドレスを含むアド
レスブロックに対応するデータがメインメモリからキャ
ッシュメモリに転送されて格納される。
ところで、例えばＲＯＭの内容をメインメモり（ＲＡＭ
）の所定のエリアにコピーし、さらにそのエリアをキャ
ッシュ対象空間として高速アクセスを実現する方式を想
定する。このような方式では、コピーしたメインメモリ
の所定のエリアを書込み禁＋）−とするライトプロテク
ト機能をセットする必要があるが、通常ではキャッシュ
メモリにはライトプロテクト機能は設けられていない。
）の所定のエリアにコピーし、さらにそのエリアをキャ
ッシュ対象空間として高速アクセスを実現する方式を想
定する。このような方式では、コピーしたメインメモリ
の所定のエリアを書込み禁＋）−とするライトプロテク
ト機能をセットする必要があるが、通常ではキャッシュ
メモリにはライトプロテクト機能は設けられていない。
言い換えれば、従来ではメインメモリの書込み禁止領域
を、キャッシュメモリに割り当てることはできない。
を、キャッシュメモリに割り当てることはできない。
（発明が解決しようとする課題）
従来では、メインメモリの書込み禁止領域を、キャッシ
ュメモリに割り当てる機能はなかった。
ュメモリに割り当てる機能はなかった。
このため、例えば書込み禁止領域であるアドレスに誤っ
てデータが書き込まれた場合に、これに応じてキャッシ
ュメモリの内容も更新されることになる。したがって、
ＣＰＵがメインメモリの書込み禁止領域をアクセスした
際に、キャッシュメモリから誤ったデータが読出される
ような不都合が発生する。
てデータが書き込まれた場合に、これに応じてキャッシ
ュメモリの内容も更新されることになる。したがって、
ＣＰＵがメインメモリの書込み禁止領域をアクセスした
際に、キャッシュメモリから誤ったデータが読出される
ような不都合が発生する。
本発明の目的は、メインメモリの書込み禁止領域をキャ
ッシュ空間に割り当て、キャッシュメモリに対するライ
トプロテクト機能を実現することができるキャッシュメ
モリ制御装置を提供することにある。
ッシュ空間に割り当て、キャッシュメモリに対するライ
トプロテクト機能を実現することができるキャッシュメ
モリ制御装置を提供することにある。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、メインメモリの書込み禁止領域に対するアク
セスの際に、ライトプロテクト信号を出力し、このライ
トプロテクト信号に基づいてキャッシュメモリのデータ
更新を禁止する制御手段を備えたキャッシュメモリ制御
装置である。
セスの際に、ライトプロテクト信号を出力し、このライ
トプロテクト信号に基づいてキャッシュメモリのデータ
更新を禁止する制御手段を備えたキャッシュメモリ制御
装置である。
このような構成により、メインメモリの書込み禁止領域
をキャッシュメモリに割り当てることが可能となる。こ
れにより、いわばキャッシュメモリに対するライトプロ
テクト機能を実現することになる。
をキャッシュメモリに割り当てることが可能となる。こ
れにより、いわばキャッシュメモリに対するライトプロ
テクト機能を実現することになる。
（実施例）
以下図面を参照して本発明の実施例を説明する。
第１図は同実施例のキャッシュメモリ制御装置の概念を
説明するためのブロック図である。キャッシュメモリユ
ニット１１は、ＣＰＵＩＯの要求に応じてメインメモり
（ＲＡＭ）１２の使用頻度の高いエリアのデータを格納
する。キャッシュメモリユニット１１には、ＲＡＭ１２
からのデータがデータバス１５を通じて書込まれる。ま
た、キャッシュメモリユニット１１から読出されたデー
タは、データバス１５を通じてＣＰＵＩＯへ転送される
。
説明するためのブロック図である。キャッシュメモリユ
ニット１１は、ＣＰＵＩＯの要求に応じてメインメモり
（ＲＡＭ）１２の使用頻度の高いエリアのデータを格納
する。キャッシュメモリユニット１１には、ＲＡＭ１２
からのデータがデータバス１５を通じて書込まれる。ま
た、キャッシュメモリユニット１１から読出されたデー
タは、データバス１５を通じてＣＰＵＩＯへ転送される
。
ここで、同実施例では、ＲＯＭ１３の内容がＲＡ Ｍ
１２の特定領域にコピーされて、このＲＡＭ１２の特定
領域がキャッシュ対象空間として設定されている。キャ
ッシュメモリユニット１１は、制御信号生成回路１４か
ら出力される各制御信号ＴＥ。
１２の特定領域にコピーされて、このＲＡＭ１２の特定
領域がキャッシュ対象空間として設定されている。キャ
ッシュメモリユニット１１は、制御信号生成回路１４か
ら出力される各制御信号ＴＥ。
ＣＥ、ＤＥ、ＦＬにより、ライトモード時の動作制御が
なされる。各制御信号ＴＥ、ＣＥ、ＤＥ。
なされる。各制御信号ＴＥ、ＣＥ、ＤＥ。
ＦＬは、ＣＰＵＩＯからのアクセス信号ＣＡに基づいて
制御信号生成回路１４から出力される。
制御信号生成回路１４から出力される。
キャッシュメモリユニット１１は、具体的には第２図に
示すように、ＲＡＭ１２からのデータを格納するキャッ
シュデータメモり２０及びタグ・アドレス（データに対
応する上位アドレス）を格納するキャッシュタグメモり
２１を備えている。各メモり２０、２１−は、ＣＰＵＩ
Ｇからアドレス線２２ａを通じて出力されるセットアド
レス（データに対応する下位アドレス）によりアクセス
される。キャッシュデータメモーリ２０は、ドライバ／
レシーバ２Ｂを介してデータバス１５との間でデータの
送受信を行なう。
示すように、ＲＡＭ１２からのデータを格納するキャッ
シュデータメモり２０及びタグ・アドレス（データに対
応する上位アドレス）を格納するキャッシュタグメモり
２１を備えている。各メモり２０、２１−は、ＣＰＵＩ
Ｇからアドレス線２２ａを通じて出力されるセットアド
レス（データに対応する下位アドレス）によりアクセス
される。キャッシュデータメモーリ２０は、ドライバ／
レシーバ２Ｂを介してデータバス１５との間でデータの
送受信を行なう。
キャッシュタグメモり２１は、ＣＰ Ｕ ｔｏからアド
レス４Ｉ２２ｂを通じて転送されるタグ・アドレスを格
納する。タグ・アドレスは、制御信号生成回路１４から
出力される制御信号ＴＥにより動作制御するゲート回路
２３を通じて、キャッシュタグメモり２１に格納される
。制御信号ＴＥはタグ・ライトイネーブル信号であり、
アクティブ状態でタグ・アドレスをキャッシュタグメモ
り２１に書込むための信号である。
レス４Ｉ２２ｂを通じて転送されるタグ・アドレスを格
納する。タグ・アドレスは、制御信号生成回路１４から
出力される制御信号ＴＥにより動作制御するゲート回路
２３を通じて、キャッシュタグメモり２１に格納される
。制御信号ＴＥはタグ・ライトイネーブル信号であり、
アクティブ状態でタグ・アドレスをキャッシュタグメモ
り２１に書込むための信号である。
バリッドビットフリップフロップ（Ｆ／Ｆ）２４は、キ
ャッシュタグメモり２１に格納されたタグ・アドレスが
有効の場合にセットし、有効指示信号Ａをコンパレータ
２５に出力する。コンパレータ２５は有効指示信号Ａに
より動作し、キャッシュタグメモり２１に格納されたタ
グ・アドレス及び現時点でアクセスされたタグ・アドレ
スとを比較し、一致した場合にヒツト信号ＨＩＴを＄制
御信号生成回路１４及び制御回路２７に出力する。
ャッシュタグメモり２１に格納されたタグ・アドレスが
有効の場合にセットし、有効指示信号Ａをコンパレータ
２５に出力する。コンパレータ２５は有効指示信号Ａに
より動作し、キャッシュタグメモり２１に格納されたタ
グ・アドレス及び現時点でアクセスされたタグ・アドレ
スとを比較し、一致した場合にヒツト信号ＨＩＴを＄制
御信号生成回路１４及び制御回路２７に出力する。
制御回路２７は、ＣＰＵＩＯからアクセス信号ＣＡ及び
ライトモード信号ＷＲが入力されて、アップデート信号
ＵＤを制御信号生成回路１４に出力する。
ライトモード信号ＷＲが入力されて、アップデート信号
ＵＤを制御信号生成回路１４に出力する。
また、第１のデコーダ２８は、ＣＰ Ｕ １０からのタ
グ・アドレス及びセットアドレスをデコードし、ＣＰＵ
ＩＧがアクセスしたアドレスが書込み禁止領域の場合に
は、アクティブのライトプロテクト信号ＷＰを制御信号
生成回路１４に出力する。第２のデコーダ２９は、ＣＰ
Ｕ １０からのタグ・アドレス及びセットアドレスを
デコードし、ＣＰＵＩＯのアクセス対象がキャッシュ対
象以外の場合に、アクティブのをＳ御信号ＮＣを制御信
号生成回路１４に出力する。
グ・アドレス及びセットアドレスをデコードし、ＣＰＵ
ＩＧがアクセスしたアドレスが書込み禁止領域の場合に
は、アクティブのライトプロテクト信号ＷＰを制御信号
生成回路１４に出力する。第２のデコーダ２９は、ＣＰ
Ｕ １０からのタグ・アドレス及びセットアドレスを
デコードし、ＣＰＵＩＯのアクセス対象がキャッシュ対
象以外の場合に、アクティブのをＳ御信号ＮＣを制御信
号生成回路１４に出力する。
次に、同実施例の動作を説明する。
先ず、キャッシュメモリユニット１１の基本的動作を説
明する。同実施例では、第１図に示すように、ＲＯＭ１
３の内容をＲＡＭ１２の特定領域にコピーし、この領域
をキャッシュ対象として設定し、キャッシュメモリユニ
ット１１のキャッシュデータメモり２０にキャッシュ対
象のデータが格納されている。ＣＰＵＩＯがＲＡＭ１２
の特定領域をアクセスするために、タグ・アドレス及び
セットアドレスを出力すると、キャッシュタグメモり２
１はキャッシュデータメモり２０に格納されたデータに
対応するタグ・アドレスをコンパレータ２５に出力する
。
明する。同実施例では、第１図に示すように、ＲＯＭ１
３の内容をＲＡＭ１２の特定領域にコピーし、この領域
をキャッシュ対象として設定し、キャッシュメモリユニ
ット１１のキャッシュデータメモり２０にキャッシュ対
象のデータが格納されている。ＣＰＵＩＯがＲＡＭ１２
の特定領域をアクセスするために、タグ・アドレス及び
セットアドレスを出力すると、キャッシュタグメモり２
１はキャッシュデータメモり２０に格納されたデータに
対応するタグ・アドレスをコンパレータ２５に出力する
。
バリッドビットＦ ／ Ｆ ２４は、セットアドレスに
対応するキャッシュタグメモり２１に格納されたタグ・
アドレスが有効の場合にセットし、有効指示信号Ａをコ
ンパレータ２５に出力する。コンパレータ２５は、有効
指示信号Ａに応じてキャッシュタグメモり２１からのタ
グ・アドレス及びＣＰＵＩＯによりアクセスされたタグ
・アドレスとを比較し、一致した場合にヒツト信号ＨＩ
Ｔを制御信号生成回路１４に出力する。
対応するキャッシュタグメモり２１に格納されたタグ・
アドレスが有効の場合にセットし、有効指示信号Ａをコ
ンパレータ２５に出力する。コンパレータ２５は、有効
指示信号Ａに応じてキャッシュタグメモり２１からのタ
グ・アドレス及びＣＰＵＩＯによりアクセスされたタグ
・アドレスとを比較し、一致した場合にヒツト信号ＨＩ
Ｔを制御信号生成回路１４に出力する。
制御信号生成回路１４はヒツト信号ＨＩＴ及びＣＰ Ｕ
１０からのアクセス信号ＣＡがアクティブであれば、
制御信号ＤＥをドライバ／レシーバ２Ｂに出力する。制
御信号ＤＥは出カイネーブル信号であり、ドライバ／レ
シーバ２ＧをＥＩ Ｈし、キャッシュデータメモり２０
からのデータをデータバス１５に出力させる信号である
。即ち、キャツシュヒツトの場合には、ＣＰＵＩＯのア
クセスしたデータがキャッシュデータメモり２０から読
出されて、データバス１５を通じてＣＰＵＩＯへ転送さ
れる。
１０からのアクセス信号ＣＡがアクティブであれば、
制御信号ＤＥをドライバ／レシーバ２Ｂに出力する。制
御信号ＤＥは出カイネーブル信号であり、ドライバ／レ
シーバ２ＧをＥＩ Ｈし、キャッシュデータメモり２０
からのデータをデータバス１５に出力させる信号である
。即ち、キャツシュヒツトの場合には、ＣＰＵＩＯのア
クセスしたデータがキャッシュデータメモり２０から読
出されて、データバス１５を通じてＣＰＵＩＯへ転送さ
れる。
一方、キャッシュミスの場合（キャッシュデータメモり
２０に該当データが存在しない場合）には、アップデー
トモードとなり、制御回路２７からアップデート信号Ｕ
Ｄが制御信号生成回路１４に出力される。ここで、制御
回路２７は、ヒツト信号ＨＩＴがインアクティブで、Ｃ
Ｐ Ｕ １０がらのアクセス信号ＣＡ及びライトモード
信号ＷＲがアクティブのとき、アクティブのアップデー
ト信号ＵＤを出力する。アップデートモードでは、ＲＡ
Ｍ１２からデータ（ここでは、ＲＯＭ１３の内容をコピ
ーしたＲＡＭ１２の特定領域のデータ）が読出されて、
データバス１５に出力される。このとき、制御信号生成
回路１４からはタグ・ライトイネーブル信号である制御
信号ＴＥが出力されて、ＲＡＭ１２からのデータに対応
するタグ・アドレスが、キャッシュタグメモり２１に格
納される。さらに、制御信号生成回路１４からはキャッ
シュデータ・ライトイネーブル信号である制御信号ＣＥ
が出力される。この制御信号ＣＥにより、キャッシュデ
ータメモり２０はライトモードにセットされて、データ
バス１５及びドライバ／レシーバ２６を介して転送され
るデータを格納することになる。ここで、制御信号生成
回路１４は、アップデート信号ＵＤがアクティブの際に
、ＣＰＵＩＯのアクセスがキャッシュ対象以外の場合（
制御信号ＮＣが出力される）には制御信号ＣＥを出力し
ない。制御信号ＮＣは第２のデコーダ２９から出力され
る。
２０に該当データが存在しない場合）には、アップデー
トモードとなり、制御回路２７からアップデート信号Ｕ
Ｄが制御信号生成回路１４に出力される。ここで、制御
回路２７は、ヒツト信号ＨＩＴがインアクティブで、Ｃ
Ｐ Ｕ １０がらのアクセス信号ＣＡ及びライトモード
信号ＷＲがアクティブのとき、アクティブのアップデー
ト信号ＵＤを出力する。アップデートモードでは、ＲＡ
Ｍ１２からデータ（ここでは、ＲＯＭ１３の内容をコピ
ーしたＲＡＭ１２の特定領域のデータ）が読出されて、
データバス１５に出力される。このとき、制御信号生成
回路１４からはタグ・ライトイネーブル信号である制御
信号ＴＥが出力されて、ＲＡＭ１２からのデータに対応
するタグ・アドレスが、キャッシュタグメモり２１に格
納される。さらに、制御信号生成回路１４からはキャッ
シュデータ・ライトイネーブル信号である制御信号ＣＥ
が出力される。この制御信号ＣＥにより、キャッシュデ
ータメモり２０はライトモードにセットされて、データ
バス１５及びドライバ／レシーバ２６を介して転送され
るデータを格納することになる。ここで、制御信号生成
回路１４は、アップデート信号ＵＤがアクティブの際に
、ＣＰＵＩＯのアクセスがキャッシュ対象以外の場合（
制御信号ＮＣが出力される）には制御信号ＣＥを出力し
ない。制御信号ＮＣは第２のデコーダ２９から出力され
る。
次に、ライトモードでは、ＣＰＵＩＯからライトモード
信号ＷＲが制御信号生成回路１４に出力される。制御信
号生成回路１４は、このライトモード信号ＷＲ、ヒツト
信号ＨＩＴ及びアクセス信号ＣＡのそれぞれがアクティ
ブであれば、制御信号ＣＥをキャッシュデータメモり２
０に出力する。これにより、キャッシュデータメモり２
０にはデータが書込まれて、更新されることになる。
信号ＷＲが制御信号生成回路１４に出力される。制御信
号生成回路１４は、このライトモード信号ＷＲ、ヒツト
信号ＨＩＴ及びアクセス信号ＣＡのそれぞれがアクティ
ブであれば、制御信号ＣＥをキャッシュデータメモり２
０に出力する。これにより、キャッシュデータメモり２
０にはデータが書込まれて、更新されることになる。
ここで、ＲＡＭ１２の特定領域が書込み禁止領域にセッ
トされており、ＣＰＵＩＯがその書込み禁止領域をアク
セスすると、第１のデコーダ２Ｂからライトプロテクト
信号ＷＰが制御信号生成回路１４に出力される。制御信
号生成回路Ｉ４は、ライトプロテクト信号ＷＰがアクテ
ィブの場合には制御信号ＣＥを出力しない。これにより
、ＣＰＵＩＯが書込み禁止領域をアクセスし、キャツシ
ュヒツトの場合には、ライトプロテクト信号ＷＰに応じ
て制御信号ＣＥの出力は停止の状態となるため、キャッ
シュデータメモり２０にはデータは書込まれず、更新さ
れないことになる。
トされており、ＣＰＵＩＯがその書込み禁止領域をアク
セスすると、第１のデコーダ２Ｂからライトプロテクト
信号ＷＰが制御信号生成回路１４に出力される。制御信
号生成回路Ｉ４は、ライトプロテクト信号ＷＰがアクテ
ィブの場合には制御信号ＣＥを出力しない。これにより
、ＣＰＵＩＯが書込み禁止領域をアクセスし、キャツシ
ュヒツトの場合には、ライトプロテクト信号ＷＰに応じ
て制御信号ＣＥの出力は停止の状態となるため、キャッ
シュデータメモり２０にはデータは書込まれず、更新さ
れないことになる。
一方、ライトモード信号ＷＲ、ヒツト信号ＨＩ Ｔ及び
アクセス信号ＣＡのそれぞれがアクティブで、ライトプ
ロテクト信号ＷＰがアクティブの場合には、フラッシュ
信号である制御信号ＦＬが制御信号生成回路１４から出
力される。この制御信号ＦＬはバリッドビットＦ ／
Ｆ ２４のリセット端子に出力されて、バリッドビット
Ｆ ／ Ｆ ２４をリセットする。これにより、コンパ
レータ２５はキャツシュヒツトの場合でも、ヒツト信号
ＨＩＴの出力を停止した状態となる。したがって、ＣＰ
ＵＩＯが書込み禁止領域をアクセスし、キャツシュヒツ
トの場合に・は、ライトプロテクト信号ＷＰに応じて制
御信号ＣＥの出力は停止の状態となるため、キャッシュ
データメモり２０にはデータは書込まれず、更新されな
いことになる。
アクセス信号ＣＡのそれぞれがアクティブで、ライトプ
ロテクト信号ＷＰがアクティブの場合には、フラッシュ
信号である制御信号ＦＬが制御信号生成回路１４から出
力される。この制御信号ＦＬはバリッドビットＦ ／
Ｆ ２４のリセット端子に出力されて、バリッドビット
Ｆ ／ Ｆ ２４をリセットする。これにより、コンパ
レータ２５はキャツシュヒツトの場合でも、ヒツト信号
ＨＩＴの出力を停止した状態となる。したがって、ＣＰ
ＵＩＯが書込み禁止領域をアクセスし、キャツシュヒツ
トの場合に・は、ライトプロテクト信号ＷＰに応じて制
御信号ＣＥの出力は停止の状態となるため、キャッシュ
データメモり２０にはデータは書込まれず、更新されな
いことになる。
このようにして、ＣＰＵＩＯがＲＡＭ１２の書込み禁止
領域をアクセスした際に、キャッシュデータメモり２０
に対するデータの書込み動作は禁止となり、更新不可の
状態となる。言い換えれば、ＲＡ Ｍ １２の書込み禁
止領域をキャッシュ対象として、キャッシュメモリユニ
ット１１に割り当てることが可能となる。したがって、
例えばＲＯＭ１３の内容をＲＡ Ｍ １２にコピーし、
このコピ一領域である書込み禁止領域をキャッシュ空間
として設定することができる。これにより、ＲＡＭＩ２
の書込み禁止領域に誤ってデータが書込まれても、キャ
ッシュメモリユニット１１のキャッシュ内容は更新され
ずに、常に確実なアクセスを保証することができる。
領域をアクセスした際に、キャッシュデータメモり２０
に対するデータの書込み動作は禁止となり、更新不可の
状態となる。言い換えれば、ＲＡ Ｍ １２の書込み禁
止領域をキャッシュ対象として、キャッシュメモリユニ
ット１１に割り当てることが可能となる。したがって、
例えばＲＯＭ１３の内容をＲＡ Ｍ １２にコピーし、
このコピ一領域である書込み禁止領域をキャッシュ空間
として設定することができる。これにより、ＲＡＭＩ２
の書込み禁止領域に誤ってデータが書込まれても、キャ
ッシュメモリユニット１１のキャッシュ内容は更新され
ずに、常に確実なアクセスを保証することができる。
［発明の効果］
以上詳述したように本発明によれば、キャッシュメモリ
システムにおいて、メインメモリの書込み禁止領域をキ
ャッシュ空間に割り当て、キャッシュメモリに対するラ
イトプロテクト機能を実現することができる。したがっ
て、メインメモリの書込み禁止領域に対して、確実かつ
高速なアクセスを実現することが可能となるものである
。
システムにおいて、メインメモリの書込み禁止領域をキ
ャッシュ空間に割り当て、キャッシュメモリに対するラ
イトプロテクト機能を実現することができる。したがっ
て、メインメモリの書込み禁止領域に対して、確実かつ
高速なアクセスを実現することが可能となるものである
。
第１図は本発明の実施例に係わる装置の概念を説明する
ためのブロック図、第２図は同実施例に係わるキャッシ
ュメモリユニットの構成を示すブロック図である。 ｌＯ−・・ＣＰＵ、１２−・・ＲＡＭ１１４・・・制御
信号生成回路、２０・・−キャッシュデータメモり、２
１・・・キャッシュタグメモり。 出願人代理人 弁理士 鈴江武彦 、４ｖ ；４＆″ １１
１１ 第１図
ためのブロック図、第２図は同実施例に係わるキャッシ
ュメモリユニットの構成を示すブロック図である。 ｌＯ−・・ＣＰＵ、１２−・・ＲＡＭ１１４・・・制御
信号生成回路、２０・・−キャッシュデータメモり、２
１・・・キャッシュタグメモり。 出願人代理人 弁理士 鈴江武彦 、４ｖ ；４＆″ １１
１１ 第１図
Claims (2)
- （１）メインメモリの所定のアドレスに対応するデータ
を格納するキャッシュメモリユニットと、ライトモード
時に前記メインメモリの書込み禁止領域に対応する前記
キャッシュメモリユニットのアドレスがアクセスされた
際に、ライトプロテクト信号を出力するライトプロテク
ト信号出力手段と、 このライトプロテクト信号出力手段から出力される前記
ライトプロテクト信号に基づいて前記キャッシュメモリ
ユニットの前記書込み禁止領域に相当するデータの更新
を禁止する制御手段とを具備したことを特徴とするキャ
ッシュメモリ制御装置。 - （２）メインメモリの所定のアドレスに対応するデータ
を格納するキャッシュデータメモリと、このキャッシュ
データメモリに格納されるデータに対応するタグ・アド
レスを格納するキャッシュタグメモリと、 このキャッシュタグメモリの内容が有効であることを指
示するためのバリッドビット記憶手段と、このバリッド
ビット記憶手段から出力される有効であることを指示す
る信号に応じて前記キャッシュタグメモリのタグ・アド
レス及びアクセスされたタグ・アドレスとを比較し、ヒ
ットの場合にヒット信号を出力するコンパレータ手段と
、ライトモード時に前記メインメモリの書込み禁止領域
をアクセスした際に、ライトプロテクト信号を出力する
ライトプロテクト信号出力手段と、このライトプロテク
ト信号出力手段から出力される前記ライトプロテクト信
号に基づいて前記コンパレータ手段からの前記ヒット信
号の出力を停止して前記キャッシュデータメモリに対す
るデータの更新を禁止する制御手段とを具備したことを
特徴とするキャッシュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1287379A JPH03148734A (ja) | 1989-11-06 | 1989-11-06 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1287379A JPH03148734A (ja) | 1989-11-06 | 1989-11-06 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148734A true JPH03148734A (ja) | 1991-06-25 |
Family
ID=17716594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1287379A Pending JPH03148734A (ja) | 1989-11-06 | 1989-11-06 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996034334A1 (fr) * | 1995-04-27 | 1996-10-31 | Casio Computer Co., Ltd. | Dispositif pour l'execution d'un programme chiffre |
-
1989
- 1989-11-06 JP JP1287379A patent/JPH03148734A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996034334A1 (fr) * | 1995-04-27 | 1996-10-31 | Casio Computer Co., Ltd. | Dispositif pour l'execution d'un programme chiffre |
| AU690840B2 (en) * | 1995-04-27 | 1998-04-30 | Casio Computer Co., Ltd. | Device for executing enciphered program |
| US5982887A (en) * | 1995-04-27 | 1999-11-09 | Casio Computer Co., Ltd. | Encrypted program executing apparatus |
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