JPH03145350A - 誤り測定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 １既要 産業上の利用分野 従来の技術（第３図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用（第１図） 実施例（第２図） 発明の効果 〔（既要〕 誤り測定方式に関し、 測定器を使用することなく、正確なエラーレートの測定
が出来るようにすることを目的とし、送り側端局に、ユ
ニポーラデータを、全て「１」のＡＩＳパターンに設定
するＡＩＳ設定部を設け、受け側端局に、デスクランブ
ルされた。マラレルデータを取り出してシリアルデータ
に変換するパラレル／シリアル変換部と、シリアルデー
タのパルスをカウントするパルスカウンタとを設け、Ａ
ＩＳ設定部によるＡＩＳの設定によりＡＩＳパターンを
発生させ、このＡＩＳパターンにスクランブルをかけて
送り側端局をレストアラ−状態にして送信を行い、受け
側端局で、受信データにデスクランブルをかけたパラレ
ルデータを取り出してシリアルデータに変換し、シリア
ルデータのパルスをカウントしてビットエラーレートの
測定を行うように構成する。

〔産業上の利用分野〕

本発明は誤り測定方式に関し、更に詳しくいえば、ディ
ジタル無線装置における回線のビットエラーレートを測
定するのに用いられ、特に、エラーレート測定器のよう
な測定器を用いることなく、簡単にエラー測定ができる
ようにした誤り測定方式に関する。

〔従来の技術〕

第３図は、従来のディジタル無線回線におけるビットエ
ラーレートの測定方式を示すブロック図である。図中、
■はバイポーラ／ユニポーラ変換器（Ｂ／Ｕ）　、２は
送信符号処理盤（ＴＣＣ）、３は変調器及び送信器（Ｍ
ＯＤ、ＴＸ）　、４は受信機及び復調器（ＲＸ、ＤＥＭ
）　、５は受信符号処理盤（ＲＣＣ）　、６はユニポー
ラ／バイポーラ変換器（Ｕ／Ｂ）　、７．８はエラーレ
ート測定器を示す。

ディジタル無線装置におけるビットエラーレートの測定
は、例えば図示の方式で行っていた。

端局ＡのＢ／Ｕｌの入力にエラーレート測定器（送り側
）７を接続すると共に、端局ＢのＵ／Ｂ６の出力に、エ
ラーレート測定器（受け側）８を接続する。

この状態でエラーレート測定器７から所定のテストパタ
ーンを送出し、Ｂ／Ｕ１でユニポーラデータに変換した
後、通常のデータと同じ処理をして端局Ａからデータ送
出を行う。受信側の端局Ｂでは、通常のデータ受信と同
じようにして受信して所定の処理を行った後、バイポー
ラ信号をエラーレート測定器８へ入力する。その結果、
エラーレート測定器８による処理でビットエラーレート
を測定できる。

この測定では、例えばフェージングによるビットエラー
等、各種の回線エラーの測定を行うことができる。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては次のような欠点があ
った。

即ち、ビットエラーの測定に専用の測定器を必要とする
。このため、実回線での測定に際し、各端局毎に測定器
を運び込まなければならない（通常は、各端局に測定器
を置いてない）。

従って、測定器の運搬等に手間がかかり、かつ不便であ
る。

本発明は、このような従来の欠点を解消し、測定器を使
用することなく、正確なエラーレートの測定ができるよ
うにすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図であり、図中第３図と同符号は
同一のものを示す。また９はＡＩＳ設定部、１０はパラ
レル／シリアル変換部、１１はパルスカウンタを示す。

ビットエラーレートの測定を行うディジタル無線装置と
して、送り側の端局Ａには、通常のデータ送信を行うた
めの構成である、バイポーラ／ユニポーラ変換器（Ｂ／
Ｕ）１、送信符号処理盤（ＴＣＣ）２、変調器（ＭＯＤ
）及び送信機（ＴＸ）３が設けである。

また、受け側の端局Ｂには、通常のデータ受信を行うた
めの構成である、受信機（ＲＸ）及び復調機（ＤＥＭ）
４、受信符号処理盤（ＲＣＣ）５、ユニポーラ／バイポ
ーラ変換機（Ｕ／Ｂ）６が設けである。

そして、本発明では、上記送り側の端局Ａに、ユニポー
ラデータを全て「１」のＡＩＳパターンに設定するＡＩ
Ｓ設定部９を設けると共に、上記受け側の端局Ｂに、デ
スクランブルされたパラレルデータを取り出してシリア
ルデータに変換するパラレル／シリアル変換部（Ｐ／５
）１０と、前記シリアルデータのパルスをカウントする
パルスカウンタ（１１）とを設けてビットエラーレート
の測定をする。

測定に際しては、先ずＡＩＳ設定部９の設定により、バ
イポーラ／ユニポーラ変換器１のユニポーラ出力をＡＩ
Ｓパターンにする。このＡＩＳパターンは送信符号処理
盤２に人力してスクランブルがかけられる（ｉＩ常のデ
ータと同様にしてスクランブルがかけられる）。

このようにして端局Ａをレストアラ−状Ｇ（ＡＩｓパタ
ーンにスクランブルがかかった状態）とし、端局Ａから
データの送信を行う。

受け側の端局Ｂでは、前記のデータを受信すると、復調
した後、受信符号処理盤５において、受信したユニポー
ラデータにデスクランブルをかけてパラレルデータを出
力する。

このパラレルデータは、パラレル／シリアル変換部１０
に入力してシリアルデータに変換し、変換されたシリア
ルデータのパルスをパルスカウンタ１１でカウントする
。

この場合、ビットエラーがなければ、パルスカウンタ１
１の入力は全て「１」であるが、ビットエラーが発生す
ると、エラービットが「０」になる。従って、パルスカ
ウンタの出力を見ればビットエラーレートが分かる。

〔作用〕

本発明は上記のように、ＡＩＳの設定により、送り側の
端局をレストアラ−状態にして送信し、受け側では、デ
スクランブルされたパラレルブタを取り出してシリアル
データに変換した後、パルスカウンタでカウントする。

このカウント値により、ビットエラーレートが正確に分
かる。

このようにして、エラーレート測定器のような測定器を
用いることなく、正確なビットエラーレートが測定でき
る。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図は、本発明の１実施例のブロック図であり、図中
、第１図と同符号は同一のものを示す。

また、Ｉ２．１７は制御装置、１３は送信符号処理盤、
１４は変調器（ＭＯＤ）及び送信機、１５は受信機（Ｒ
Ｘ）及び復調器（ＤＥＭ）　、１６は受信符号処理盤を
示す。

この例では、端局Ａと端局Ｂとの間でビットエラーレー
トの測定をする場合を示したものであり、端局Ｂからの
操作だけで（端局Ａでの操作は無し）ピントエラーレー
トの測定をする。そのために、両端局間の上りと下りの
回線を使用する。

ビットエラーレートの測定時には、受け側の端局Ｂにお
いて、制御装置１２からＡＩＳ情報（ＡＩｓ設定指令情
報）を出す。このＡＩＳ情報を送信符号処理盤１３へ入
力することにより、通常の送信データに上記のＡ【Ｓ情
報ビットを付加して送信する（下り回線使用）。

端局Ａにおいて、上記の入ＩＳ情報を受信した後、ＡＩ
Ｓ設定部としての制御装置１７が前記情報を受け取ると
、この制御回路１７により、バイポーラ／ユニポーラ変
換部ｌにＡＩＳの設定を行う。

前記ＡＩＳの設定により、送信符号処理盤２へ入力する
ユニポーラデータはＡＩＳパターン（オール「１」のパ
ターン）となり、これにスクランブルがかけられてレス
トアラ−状態（Ａ　Ｉ　Ｓにスクランブルがかかった状
態）となり、端局Ａから端局Ｂへ向けてデータが送信さ
れる。

受け側である端局Ｂにおいて、端局Ａからのデータを受
信すると、受信符号処理盤５内でデスクランブルをかけ
られて元のデータに戻した後、パラレルデータとして取
り出す。

このパラレルデータは、ユニポーラデータであリ、エラ
ーが無い時はオール「１」が出力されるはずであるが、
エラーがある時はエラーが一発あると、１つのパルスが
「１」がらｒＯＪになる。

したがって、「０」のパルス数をカウントすればビット
エラーレートが分かる。

ところが、実際には、変調方式により決まるパラレルデ
ータが出力されるために、受信符号処理盤５から出力さ
れるパラレルデータの単純な論理和をとると、同時に出
たエラーは１発としが観測できないために正確なデータ
が得られない。

このため、上記のパラレルデータは、パラレル／シリア
ル変換部１０によりシリアルデータに変換し、このシリ
アルデータのパルスをパルスカウンタ１１でカウントす
る。このシリアルデータは、正常な時「１」で、エラー
が発生すると「０」となるので、この「０」をカウント
してもよいが、例えばパルスカウンタ１１内で前記のデ
ータをインバータを通すことにより反転し、エラービッ
トをｒｌＪとしてカウントしてもよい。

このようにすれば、パルスカウンタ１１でカウントした
「ＱヨまたはｒｌＪＯ数で、ビットエラーレートが直ち
に、かつ正確に分かる。

〔発明の効果〕

以上説明したように、本発明によれば次のような効果が
ある。

（１）測定器を使用しないで、簡単な装置により、ビッ
トエラーレートの正確な測定が可能となる。

（２）ＡＩＳの設定を遠隔操作で行えば、受け側だけの
操作でビットエラーレートの測定ができる。

【図面の簡単な説明】 第１図は本発明に係る誤り測定方式の原理図、第２図は
本発明の１実施例のブロック図、第３図は従来のディジ
タル無線回線におけるビットエラーレートの測定方式を
示すブロック図である。 ｌ・−バイポーラ／ユニポーラ変換部 ２−・−送信符号処理盤 受信符号処理盤 ユニポーラ／バイポーラ変換部 ＡＩＳ設定部 パラレル／シリアル変換部 パルスカウンタ

Claims (1)

1. 【特許請求の範囲】 送り側端局（Ａ）に、 ユニポーラデータを、全て「１」のＡＩＳパターンに設
   定するＡＩＳ設定部（９）を設け、受け側端局（Ｂ）に
   、 デスクランブルされたパラレルデータを取り出してシリ
   アルデータに変換するパラレル／シリアル変換部（１０
   ）と、 前記シリアルデータのパルスをカウントするパルスカウ
   ンタ（１１）とを設け、 上記ＡＩＳ設定部（９）によるＡＩＳの設定によりＡＩ
   Ｓパターンを発生させ、このＡＩＳパターンにスクラン
   ブルをかけて送り側端局（Ａ）をレストアラー状態にし
   て送信を行い、 受け側端局（Ｂ）で、受信データにデスクランブルをか
   けたパラレルデータを取り出してシリアルデータに変換
   し、 前記シリアルデータのパルスをカウントしてビットエラ
   ーレートの測定を行うことを特徴とする誤り測定方式。