JPH03145028A - リレードライブ回路と電圧制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリレードライブ回路に関し、特に２Ｎ類の異っ
た電源電圧を使用するＩＣ，ＬＳＩの電源電圧の印加・
切断時の制御回路に関する。

〔従来の技術〕

従来、異る２種類の電源電圧を使用したＩＣに電源電圧
を印加・切断する場合、低電圧側を先に印加し、切断の
際は高電圧側を先に切断する必要があった、従来このよ
うなＩＣの電源電圧印加・切断方法として、従来は第４
図に示すように高電圧側にのみ遅延回路を挿入し、電源
電圧を印加・切断するためのリレーの立ち上りを遅延さ
せ高電圧側のみを遅延して印加していた。

すなわち、第５図に示すように入力端子１に加わる入力
論理信号Ａが第５図のＡのようにｒｌ、Ｊレベルから「
Ｈ」レベルに変化すると、トランジスタ１８のベースは
第５図Ｃのように遅延することなく「Ｈ」レベルに変化
し、トランジスタ１８は導通しリレー１９が入力論理信
号Ａの変化に対応して作動する。また入力論理信号Ａが
「Ｌ」レベルになれば、同様に遅延することなく「Ｌ」
レベルになる。従ってトラジスタ１８は導通が遮断しリ
レー１９が復旧する。

一方トランジスタ８のベースは入力論理信号Ａの変化に
対し、インバータ２．抵抗４．コンデンサ５からなる遅
延回路により第５図Ｆのように、遅延回路が定める所定
の時刻を遅延して第４図Ｂのように変化する。また入力
論理信号Ａが第５図Ａのようにｒ）ＩＪレベルから「Ｌ
」レベルに変化すると、遅延回路出力Ｆ点は第５図Ｆの
ように所定の時刻を遅延してｒ　ＨＪレベルになり、ト
ランジスタ９およびリレー９も同様に遅延して作動する
。

従ってリレー９を高電位側に、リレー１９を低電位側に
使用した場合、電、源の印加時はリレー１９が先に作動
しＩＣ，ＬＳＩに低電源が先に印加され、続いてリレー
９が作動し高電源が印加される。また電源の切断時はリ
レー１９が先に復旧し、続いてリレー９が復旧する。

〔発明が解決しようとする課題〕

上述した従来のリレードライブ回路を異なる２電源電圧
を使用するＣＭＯＳプロセスで製作されたＩＣ，ＬＳＩ
の電源電圧を印加・切断に使用する場合、低電圧側を先
に印加するために、リレー１９を低電位側に、リレー９
を高電位側に使用するが、電源電圧の印加時はリレー１
９が先に作動し低電圧が先に印加され、続いてリレー９
が作動し高電圧が印加され、所望通り動作する。

しかし、電源の切断時はリレー１９が先に復旧し低電圧
が先に切断され、続いてリレー１９が復旧し高電圧が切
断されるためＩＣがラッチアップする危険性がある。

本発明の目的は、２電源電圧の印加・切断をリレーの接
点を介して行う際、低電圧側、高電圧側それぞれ個々に
反体的に作動する遅延回路を使用し、常に低電圧側が先
に印加され且高電圧側より遅れて切断するリレードライ
ブ回路と電圧制御方法を提供することにある。

〔課題を解決するための手段〕

本発明のリレードライブ回路と電圧制御方法はは、１６
論理信号を入力に、出力にダイオード３のカソードと抵
抗４の１端を接続したインバータ２と、入力にダイオー
ド３のアノードと抵抗４の他端と１端が接地されたコン
デンサ５の他端を接続したインバータ６と、バッファ７
と、バッファ７を介してベースにインバータ６の出力を
、エミッタを接地、コレクタにリレーの巻線コイルを介
して電源電圧が接続されたトランジスタ８とからなる第
１のリレードライブ回路１０と、第１のリレードライブ
回路１０と同一論理信号を入力に。

出力にダイオード１３のアノードと抵抗１４の１端を接
続したインバータ１２と、入力にダイオード１３のカソ
ードと抵抗１４の他端と１端が接地されたコンデンサ１
５の他端を接続したインバータ１６と、バッファ１７と
、バッファ１７を介してベースにインバータ１６の出力
を、エミッタを接地２コレクタにリレーの巻線コイルを
介して電源電圧が接続されたトランジスタ１８とからな
る第２のリレードライブ回路２０を有する。

２、前記第１のリレードライブ回路で低電源電圧を制御
し、前記第２のリレードライブ回路で高電源電圧を制御
することを特徴とする請求項１記載のリレードライブ回
路による電圧制御機能を有する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図。

第２図は本発明の一実施例の動作を示すタイミングチャ
ート図、第３図は本発明の一実施例のＬＳＩの電源電圧
制御を示すブロック図である。

第１図は、インバータ２．６とダイオード３゜抵抗４．
コンデンサ５からなる遅延回路と、バッファー７と、リ
レーを駆動するトランジスタ８と、ＩＣ，ＬＳＩの電源
電圧を印加・切断するリレー９からなる第１のリレード
ライブ回１１０と、インバータ１２．１６とダイオード
１３．抵抗１４．コンデンサ１５からなる遅延回路と、
バッファー１７と、リレーを駆動するトランジスタ１８
と、ＩＣ，ＬＳＩの電源電圧を印加・切断するリレー１
９からなる第２のリレードライブＩｌｉ！回路２０と、
入力端子１から構成される。

第２図は、第１図Ａ、Ｂ、Ｃ，Ｆ、Ｇ点各部の動作波形
で構成される。

第３図は第１図のリレードライブ回路とリレー９の接点
９−１と、リレー１９の接点１９−１と、ＬＳＩ３０か
ら構成される。

なお各ゲートは遅延がなく、入力インピーダンスは無限
大で且出力インピーダンスは無視できる低インピーダン
スの電流源であるものとして説明する。

入力端子１に入力された論理入力信号Ａが、第２図のＡ
のように「Ｌ」レベルからｒ　ＨＪレベルに変化すると
、第１のリレードライブ回路１０では、インバータ２を
介して、ダイオード３．抵抗４、コンデンサ５からなる
遅延回路出力Ｆ点の電位が、ダイオード３が順方向であ
るため遅延することなく、第２図Ｆのように「Ｈ」レベ
ルから「Ｌ」レベルに変化し、インバータ６、バッファ
７を介してトランジスタ８のベース８点は、入力論理信
号Ａの変化に即応して第２図Ｂのように、「Ｌ」レベル
からｒＨＪレベルに変化する。トランジスタ８はベース
電位が「Ｈ」レベルになると、導通しコレクタに接続さ
れたリレー９のコイルに電流が流れリレー９が作動する
。

次に入力端子１の入力論理信号Ａが第２図Ａのようにｒ
）（Ｊレベルからｒｌ、Ｊレベルに変化すると、ダイオ
ード３．抵抗４．コンデンサ５からなる遅延回路の出力
Ｆ点の電位は、第２図Ｆのようにダイオード３が逆方向
となるため抵抗４とコンデンサ５の時定数で徐々に上昇
する。Ｆ点の電位が所定のレベルまで達するとインバー
タ６が導通しトランジスタ８のベース電位が第２図Ｂの
ように遅延回路の時定数により決る時刻ｔだけ遅延して
、「Ｈ」レベルから「Ｌ」レベルに変化する。

トランジスタ８のベース電位が「Ｈ」レベルから「しｊ
レベルに変化すると、トランジスタ８の導通は遮断され
リレー９は復旧する。

こうしてリレー９は入力端子に加えられる論理信号によ
り制御される。

一方入力端子１に入力された論理入力信号Ａが、「Ｌ」
レベルからｒｌ（Ｊレベルに変化すると第２のリレード
ライブ回路２０では、インバータ１２を介して、ダイオ
ード１３．抵抗１４．コーンデンサ１５からなる遅延回
路出力Ｇ点の電位が、ダイオード１３が逆方向となるた
め、第２図Ｇのように抵抗１４．コンデンサ１５の時定
数により徐々に「Ｈ」レベルから「Ｌ」に降下する。

Ｇ点の電位が所定のレベルまで達するとインバータ１６
の導通が遮断しトランジスタ１８のベース電位が、第２
図Ｃのように遅延回路の時定数により決る時刻ｔだけ遅
延して、ｒｌ、Ｊレベルから「Ｈｊレベルに変化する。

次に入力端子１の入力論理信号Ａが第２図Ａのように「
Ｈ」レベルから「Ｌ」レベルに変化すると、ダイオード
１３．抵抗１４．コンデンサ１５からなる遅延回の出力
Ｇ点の電位は、ダイオード１３が順方向となるため第２
１１ｇＧのように遅延することなく、ｒ　ｌ、　Ｊレベ
ルからｒＨ，レベルに変化し、インバータ１６．バッフ
ァ１７を介してトランジスタ１８のベースＣ点が、第２
図Ｃのように入力論理信号の変化に即応したタイミング
で「Ｈ」レベルからｒ　Ｌ　Ｊレベルに変化する。トラ
ンジスタ１８のベース電位が「Ｌ」レベルになると、ト
ランジスタ１８は導通が遮断し、コレクタに接続された
リレー１９のコイルに電流が遮断されリレー１９が復旧
する。

こうして入力端子１に加えられる論理信号が「Ｌ」レベ
ルからｒＨＪレベルに変化すると、第１のリレードライ
ブ回路のリレー９は入力信号と同時に作動し、入力論理
信号が「Ｈ」レベルからｒｌ＝Ｊレベルに変化すると、
遅延回路で予め定める所定の時刻を遅延して復旧する。

この時一方のリレードライブ回路２０のリレー１９は、
遅延回路で予め定める所定の時刻を遅延して作動し、入
力論理信号がｒ）（Ｊからｒｌ、Ｊに変化すると、入力
信号と同時に復旧る。

すなわち入力論理信号の変化に対し、リレー９は即応作
動する反面遅延復旧し、リレー１９は反対に入力論理信
号の変化に遅延作動する反面即応復旧する。

従って第３図のように、低電圧側Ｖ　ＣＣＬの電源制御
を第１のリレードライブ回路１０のリレー９の接点９−
１で、高電圧側Ｖ　ＣＣＲの電源制御に第２のリレード
ライブ回路２０のリレー１９の接点１９−１で充当すれ
ば、所望通り低電圧を高電圧より先に印加し且高電圧よ
り遅延して切断することができ、ＣＭＯＳプロセス製造
のＩＣ，ＬＳＩのラッチアップを防止することができる
。

〔発明の効果〕

以上説明したように本発明は、異なった２電源により動
作するＣＭＯＳプロスセで製造されたＩＣ，ＬＳＩに電
源電圧を印加する際、入力論理信号により作動する２つ
のリレードライブ回路に時定数回路を使用して、一方を
入力信号の変化に即応して作動し瓦斯定時刻遅延して復
旧する第１のリレードライブ回路と、他方を第１のリレ
ードライブ回路と逆に入力信号の変化に所定時刻遅延し
て作動し且即応して復旧する第２のリレードライブ回路
を使用しＩＣ，ＬＳＩに電源電圧を印加することにより
ＩＣ，ＬＳＩのラッチアップを防止できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は本発明の一実施例の動作を示すタイミングチャ
ート図、第３図は本発明の一実施例のＬＳＩの電源電圧
制御を示すブロック図、第４図は従来のリレードライブ
回路のブロック図、第５図は従来のリレードライブ回路
の動作を示すタイミングチャート図である。 １・・・入力端子、２．６．１２．１６・・・インバー
タ、３，１３・・・ダイオード、４．１４・・・抵抗、
５．１５・・・コンデンサ、７．１７・・・バッファ、
８．１８・・・トランジスタ、９．１９・・・リレーコ
イル、９−１．１９−１・・・リレー９，１９の接点、
１０・・・第１のリレードライブ回路、２０・・・第２
のリレードライブ回路、３０・・・Ｌ　Ｓ　Ｉ　、　Ｖ
ＣＣＬ・・・低電１！［を圧、ＶＣＣ）Ｉ・・・高電源
電圧。

Claims (1)

1. 【特許請求の範囲】 １、論理信号を入力に、出力にダイオード３のカソード
   と抵抗４の１端を接続したインバータ２と、入力にダイ
   オード３のアノードと抵抗４の他端と１端が接地された
   コンデンサ５の他端を接続したインバータ６と、バッフ
   ァ７と、バッファ７を介してベースにインバータ６の出
   力を、エミッタを接地、コレクタにリレーの巻線コイル
   を介して電源電圧が接続されたトランジスタ８とからな
   る第１のリレードライブ回路１０と、第１のリレードラ
   イブ回路１０と同一論理信号を入力に、出力にダイオー
   ド１３のアノードと抵抗１４の１端を接続したインバー
   タ１２と、入力にダイオード１３のカソードと抵抗１４
   の他端と１端が接地されたコンデンサ１５の他端を接続
   したインバータ１６と、バッファ１７と、バッファ１７
   を介してベースにインバータ１６の出力を、エミッタを
   接地、コレクタにリレーの巻線コイルを介して電源電圧
   が接続されたトランジスタ１８とからなる第２のリレー
   ドライブ回路２０を有することを特徴とするリレードラ
   イブ回路。 ２、前記第１のリレードライブ回路で低電源電圧を制御
   し、前記第２のリレードライブ回路で高電源電圧を制御
   することを特徴とする請求項１記載のリレードライブ回
   路による電圧制御方法。