JPH03142870A - Ｂｉ―ＣＭＯＳ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、バイポーラ素子とＣＭＯＳ素子とを組み合わ
せたＢｉ−ＣＭＯＳ回路に関し、配線負荷容量にたまっ
たチャージの引き抜きを速くして、出力波形のなまりを
小さく抑えて、゛Ｌ”レベルの論理の伝達を速くするこ
とを目的とし、 第１の電源（Ｖｃｃ）と第２の電源（ＧＮＤ）との間に
縦列接続された第１のバイポーラトランジスタ（Ｑ１）
及び第２のバイポーラトランジスタ（Ｑ２）と、 該第１のバイポーラトランジスタ（Ｑ１）のエミッタと
該第２のバイポーラトランジスタ（Ｑ２）のコレクタと
の間に接続された出力と、該第１のバイポーラトランジ
スタ（Ｑ１）及び該第２のバイポーラトランジスタ（Ｑ
２）のベース・工果ツタ間にそれぞれ接続された負荷（
Ｒ１゜Ｒ２）と、 ゲートが入力に接続され、該第１のバイポーラトランジ
スタ（Ｑ１）及び該第２のバイポーラトランジスタ（Ｑ
２）のベース・コレクタ間にそれぞれ接続された互いに
相補型の第１・第２のＭＯＳＦＥＴ　（ＭＰＩ、ＭＮ１
）と、 ゲートが該入力に接続され、該第１のバイポーラトラン
ジスタ（Ｑ１）と該第２の電源（ＧＮＤ）との間に接続
され、該第２のＭＯＳＦＥＴ（ＭＮ　Ｉ　）がオンする
時にオンする第３のＭＯＳＦＥＴ　（ＭＮ２）とを有す
ることを特徴とするＢｉ　−ＣＭ　ＯＳ回路によって構
成する。

〔産業上の利用分野〕

本発明は、バイポーラ素子とＣＭＯＳ素子とを組み合わ
せたＢｉ−ＣＭＯＳ回路に関する。

〔従来の技術〕

第５図を用いて従来のＢｉ−ＣＭＯＳ回路の動作を説明
する。

従来、第５図のようにＣＭＯＳインバータに、バイポー
ラトランジスタを組み合わせたＢｉ−ＣＭＯＳ回路があ
る。この回路はバイポーラの高速動作とＣＭＯＳの低消
費電力との利点を合わせ持ったものである。

図中ＭＰＩはＰ型ＭＯ３ＦＥＴであり、ＭＮＩはＮ型Ｍ
ＯＳ　Ｆ　ＥＴであり、Ｑｌ、Ｑ２はバイポーラトラン
ジスタであり、Ｒ１，Ｒ２は抵抗であり、ＣＬは配線負
荷容量である。

この回路の構成は、電源ＶＣＣとアースＧＮＤとの間に
縦列接続された２つのバイポーラトランジスタＱ１．Ｑ
２の中間を出力（ＯＵＴ）に接続し、ゲートを入力（Ｉ
ｎ）に接続した２つのＭＯＳＦＥＴ　（ＭＰｌ、ＭＮ１
）をそれぞれトランジスタＱｌのベース・コレクタ間、
トランジスタＱ２のベース・コレクタ間に接続し、トラ
ンジスタＱｌ。

Ｑ２のそれぞれのベース・工ξツタ間に抵抗Ｒ１゜Ｒ２
を接続したものである。そして、出力（ＯＵＴ）は寄生
容量である配線負荷容量ＣＬを介してアースに接続する
。なお、抵抗Ｒ１，Ｒ２は、トランジスタＱｌ、Ｑ２の
ベース・エミッタ間に電位差を生じさせるための負荷で
あり、抵抗の他にダイオードでもよい。

この回路の動作は、入力が”Ｌ”レベル（はぼＧＮＤレ
ベル）から”Ｈ”　（はぼ電源電圧Ｖｃｃレベル）に変
化すると、ＭＰＩがオン（ＯＮ）からオフ（ＯＦＦ）に
、ＭＮＩがＯＦＦからＯＮに変化する。ＭＮＩがＯＮす
るので、Ｑ２もＯＮして配線負荷容１１ｃＬとＱｌ、抵
抗Ｒ１及びＭＰＩの寄生容量とにチャージされていた電
荷が放電され、出力が”ＨＩＩからＩＩ　Ｌ”に変化す
る。

この時の変化は、出力電圧が”ｌ（ＩＩから”Ｌ”にな
る際、ＯＮＬ、たＭＮＩを通ってＱ２のベースへ電流が
供給され、ベース・エミッタ間電圧が約０．８　Ｖ以上
になるとＱ２がＯＮＬ、、Ｑ２のドライブ能力で寄生容
量にたまったチャージを引き抜き、急峻に出力電圧を下
げる。

しかし、出力電圧が下がってくると、Ｑ２のベースへ供
給される電流も少なくなり、Ｑ２のベース・エミッタ間
電圧が約Ｏ，ａ　Ｖ以下になってＱ２が０ＦＦＬ、Ｑ２
によって寄生容量にたまったチャージを引き抜くことが
できなくなる。

そして、残りの配線負荷容量ＣＬとＱｌ、抵抗Ｒ１及び
ＭＰＩの寄生容量とにチャージされた電荷がなくなるま
では、抵抗Ｒ２を通って緩やかに下がっていき、最終的
には、はぼＧＮＤレベルになる。

〔発明が解決しようとする課題〕

第４図を用いて従来の回路動作の問題点を説明する。

第４図中の曲線１は、第５図のＢｉ−ＣＭＯＳ回路をシ
ュミレーションした時の出力波形を示す図である。

曲線１に示したように、曲線１の出力波形のｂ２の期間
では、Ｑ２をＯＮさせるのに十分な電流が流れなくなり
初め、Ｑ２のベース・エミッタ間の電位差がなくなって
、最後にはＱ２がＯＦＦするので、配線負荷容ｉ［ｃＬ
とＱｌ、抵抗Ｒ１及びＭＰＩの寄生容量とにチャージさ
れた電荷は、Ｑ２を介してＧＮＤに流れることはできな
くなり、ＭＮＩ、抵抗Ｒ２を介してしかＧＮＤに流れる
ことができなくなる。

従って、負荷駆動能力の大きいＱ２の経路が断たれるの
で、配線負荷容量ＣＬとＱｌ、抵抗Ｒ１及びＭＰＩの寄
生容量とにチャージされた残りの電荷の引き抜きが遅く
なり、曲線１のｂ２で示した期間の出力波形になまりが
生じ、立ち下がりが遅くなってしまう。

このため、第５図のような回路を幾つか接続して回路を
構成して高速動作させた場合、出力波形の立ち下がりが
なまるので、次段でのＩＩ　Ｌ”の認識が遅れ、誤動作
を起こしてしまうという問題を生じていた。

従って本発明は、配線負荷容量にたまったチャージの引
き抜きを速くして、出力波形のなまりを小さく抑えて、
ＩＩ　Ｌ　１１レベルの論理の伝達を速くすることを目
的とする。

〔課題を解決するための手段〕

上記目的を遠戚するために、 第１の電源（Ｖｃｃ）と第２の電ａ　（ＧＮＤ）との間
に縦列接続された第１のバイポーラトランジスタ（Ｑ１
）及び第２のバイポーラトランジスタ（Ｑ２）と、 該第１のバイポーラトランジスタ（Ｑ１）のエミッタと
該第２のバイポーラトランジスタ（Ｑ２）のコレクタと
の間に接続された出力と、該第１のバイポーラトランジ
スタ（Ｑ　１　）及び該第２のバイポーラトランジスタ
（Ｑ２）のベース・エミッタ間にそれぞれ接続された負
荷（Ｒ１゜Ｒ２）と、 ゲートが入力に接続され、該第１のバイポーラトランジ
スタ（Ｑ１）及び該第２のバイポーラトランジスタ（Ｑ
２）のベース・コレクタ間にそれぞれ接続された互いに
相補型の第１・第２のＭＯＳＦＥＴ　（ＭＰＩ、ＭＮ１
）と、 ゲートが該人力に接続され、該第１のバイポーラトラン
ジスタ（Ｑ１）と該第２の電ｆｉ　（ＯＮＤ）との間に
接続され、該第２のＭＯＳ　Ｆ　ＥＴ（ＭＮ１）がオン
する時にオンする第３のＭＯＳＦＥＴ　（ＭＮ２）とを
有することを特徴とするＢｉ　−ＣＭＯＳ回路によって
構成する。

〔作用〕

本発明では、第１のトランジスタ（Ｑ　１　）のベース
とＧＮＤとの間に第３（７）ＭＯＳＦＥＴ　（ＭＮ２）
を設けているので、第２のトランジスタ（Ｑ２）が０Ｆ
ＦＬ、でも、第３のＭＯＳＦＥＴ　（ＭＮ２）がＯＮな
ノテ、第１のＭＯＳＦＥＴ　（ＭＮ１）→抵抗Ｒ２とい
う経路で配線負荷容量ＣＬとＱｌ、抵抗Ｒ１及びＭＰＩ
の寄生容量とを引き抜く他に、これらの容量をＭＮ２を
介してＧＮＤに引き抜くことができる。

従って、出力がＨ＋＋から”Ｌ″に立ち下がる時に、非
常に速く立ち下げることができる。

〔実施例］ 第１図を用いて本発明の一実施例の回路の動作を説明す
る。

図中ＭＰＩはＰ型ＭＯ３ＦＥＴであり、ＭＮＩ。

ＭＮ２はＮ型ＭＯ３ＦＥＴであり、Ｑｌ、Ｑ２はバイポ
ーラトランジスタであり、Ｒ１、Ｒ２は抵抗であり、Ｃ
Ｌは配線負荷容量である。

図に示したように、第１図の回路の構成は、第５図の従
来のＢ　ｉ−ＣＭＯＳ回路の第１のトランジスタＱ１の
ベースとＧＮＤとの間に、ゲートが人力（Ｉ　ｎ）に接
続されたＭＯＳＦＥＴ　（ＭＮ２）を接続したものであ
る。

この回路の動作は、入力がＬ”から”Ｈ”に変化すると
、ＭＰＩ、ＱｌがＯＮからＯＦＦに変化し、ＭＮＩ、Ｍ
Ｎ２がＯＦＦからＯＮに変化する。ＭＮＩがＯＮするの
で、Ｑ２もＯＮして配線負荷容量ＣＬ、ＭＰＩ、Ｒ１，
及びＱｌにたまった寄生容量がＭＮＩより放電され、出
力が°”Ｈ”から”Ｌ”へ変化する。

この時、ＭＮＩより放電された電荷が電流となり、Ｑ２
をＯＮさせて”Ｌ′へ変化させるスピードを速める。

そして、出力電圧が下がっていくと、Ｑ２のベース・エ
ミッタ間を流れる電流が減少し、■□が約０．８ｖ以下
に下がるとＱ２が０ＦＦＬ、ＭＮＩ→抵抗Ｒ２という経
路と、ＭＮ２という２つの経路で、配線負荷容量ＣＬと
Ｑｌ、抵抗Ｒ１及びＭＰｌの寄生容量とに残っているチ
ャージがＧＮＤ側に引き抜かれ、出力は急峻にほぼＧＮ
Ｄレベルになる。

なお、第１図の実施例では、ＱｌのベースとＧＮＤとの
間に、ゲートが入力（Ｉ　ｎ）に接続されたＭＮ２を接
続したが、この他に、第２図に示すように、Ｑｌのベー
スとＧＮＤとの間に、ゲートがＭＮＩＯＧＮＤ側に接続
されたＭＮ２を用いても、入力がｎｌ、ＩＩからＨ″に
変化して、ＭＮＩがＯＮすることにより、抵抗Ｒ２でＱ
２をＯＮさせるだけベース・エミッタ間電圧が上昇する
ためＭＮ２もＯＮＬ、、第１図に示した回路の実施例と
同様な効果が得られる。

また、第３図のように、従来の入力ＩＮＩの他に第２の
入力（ＩＮ２）を設け、ゲートが第２の入力ＩＮ２に接
続され、ＭＰＩと並列接続されたＭＯＳＦＥＴ　（ＭＰ
２）と、ゲートが第２の入力ＩＮ２に接続され、ＭＮＩ
と抵抗Ｒ２との間に接続されたＭＯＳＦＥＴ　（ＭＮ３
）とを設ければ、２人力のＮＡＮＤ回路において、出力
の立ち下がり時の配線負荷容量と前記寄生容量の引き抜
きを、第１図及び第２図の回路の一実施例と同様に速く
できる。同様にして、２人力以上の多入力の場合におい
ても、同様の構成で実現できることは言うまでもない。

なお、第３図において、ＭＮ２のゲート入力は、入力１
．１及び！７２の両方が”Ｈ”になった時にだけＯＮＬ
なければならないので、第３図のように、ＭＮ３のＧＮ
Ｄ側に接続する必要がある。

これは、２人力以上の多入力の場合についても同様であ
る。

続いて、第４図の曲線２を用いて第１図及び第２図に示
した一実施例の回路をシュミレーションした時の出力波
形を説明する。

図に示したｂｌの期間は、Ｑ２による寄生容量の引き抜
きが弱くなっても、ＭＮＩ→抵抗Ｒ２という経路と、Ｍ
Ｎ２という２つの経路で、配線負荷容ＩＣＬとＱｌ、抵
抗Ｒ１及びＭＰＩの寄生容量とに残っているチャージが
引き抜かれるので、ｂｌの期間の出力波形には、はとん
どなまりは生じず、素早く立ち下がる。

そして、本実施例の出力波形の変化を示す曲線２がａ点
のレベルからｃ１点のレベルまで立ち下がるのに要する
時間ｂ１は、従来の出力波形の変化を示す曲線ｌがａ点
のレベルから０１と同一レベルである０２点のレベルま
で立ち下がるのに要する時間ｂ２よりも、はるかに短い
ことは、第４図より明らかである。

以上のように、第１図及び第２図に示した一実施例の回
路図では、Ｑ２のＯＦＦ後のチャージをＭＮＩ→抵抗Ｒ
２という経路と、ＭＮ２という２つの経路で引き抜くの
で、第４図のように、従来１．０ナノ秒程度あったなま
りが、０．３ナノ秒程度と非常に短くなり、立ち下がり
時の出力波形はほとんどなまらなくなくなる。

従って、本実施例で説明したような回路を幾つか接続し
た場合、次段での”Ｌ”レベルの認識が速くなり、”Ｌ
”レベルの伝達速度を速くすることができる。

〔効果〕

以上説明したように本発明によれば、配線負荷容量及び
回路中の寄生容量のチャージの引き抜きにおいて、過渡
期の終わりのバイポーラトランジスタのＯＦＦした後の
引き抜きをを、２つの経路により行っているので、出力
波形になまりが生じることかなくなり、次段の回路での
ＩＩＬＩＩレベルの認識が速くでき、”Ｌ”レベルの伝
達が速くなるという効果を奏する。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図であり、第２
図は、本発明の一実施例を示す回路図であり、第３図は
、本発明の一実施例を示す回路図であり、第４図は、本
発明及び従来の回路の出力波形図であり、 第５図は、従来例を示す回路図である。 Ｑｌ、Ｑ２・・・・・・・・・・・・・・・バイポーラ
トランジスタＭＰＩ　、　ＭＰ２．　ＭＮＩ　、　ＭＮ
２．　ＭＮ３・・・・・・ＭＯ３ＦＥＴＲ１，Ｒ２・・
・・・・・・・・・・・・・抵抗ＣＬ　　　　　　　　
　　負荷容量 り入力の場合の一寅鮨伊１の回託図 第３　図 ↑発明の一実施例の回踏図 第 図 ＄発明の一実施例の回踏図 平 図 杢発明及び従来の侶だ７鵞行図 Ｖｃｃ 従来例１の構へを示す回路図

Claims (2)

【特許請求の範囲】
1. （１）第１の電源（Ｖｃｃ）と第２の電源（ＧＮＤ）と
   の間に縦列接続された第１のバイポーラトランジスタ（
   Ｑ１）及び第２のバイポーラトランジスタ（Ｑ２）と、 該第１のバイポーラトランジスタ（Ｑ１）のエミッタと
   該第２のバイポーラトランジスタ（Ｑ２）のコレクタと
   の間に接続された出力と、該第１のバイポーラトランジ
   スタ（Ｑ１）及び該第２のバイポーラトランジスタ（Ｑ
   ２）のベース・エミッタ間にそれぞれ接続された負荷（
   Ｒ１、Ｒ２）と、 ゲートが入力に接続され、該第１のバイポーラトランジ
   スタ（Ｑ１）及び該第２のバイポーラトランジスタ（Ｑ
   ２）のベース・コレクタ間にそれぞれ接続された互いに
   相補型の第１・第２のＭＯＳＦＥＴ（ＭＰ１、ＭＮ１）
   と、 ゲートが該入力に接続され、該第１のバイポーラトラン
   ジスタ（Ｑ１）と該第２の電源（ＧＮＤ）との間に接続
   され、該第２のＭＯＳＦＥＴ（ＭＮ１）がオンする時に
   オンする第３のＭＯＳＦＥＴ（ＭＮ２）とを有すること
   を特徴とするＢｉ−ＣＭＯＳ回路。
2. （２）請求項１記載の第３のＭＯＳＦＥＴ（ＭＮ２）の
   ゲートは、前記第２のバイポーラトランジスタ（Ｑ２）
   のベースに接続されていることを特徴とするＢｉ−ＣＭ
   ＯＳ回路。