JPH03135067A - Lsiゲート配置方法 - Google Patents

Lsiゲート配置方法

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Publication number
JPH03135067A
JPH03135067A JP1271603A JP27160389A JPH03135067A JP H03135067 A JPH03135067 A JP H03135067A JP 1271603 A JP1271603 A JP 1271603A JP 27160389 A JP27160389 A JP 27160389A JP H03135067 A JPH03135067 A JP H03135067A
Authority
JP
Japan
Prior art keywords
gates
gate
scan
placement
lsi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1271603A
Other languages
English (en)
Inventor
Eiji Oba
大場 栄二
Yasuhiko Matsuura
松浦 泰彦
Toshiyuki Fujiwara
藤原 敏志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP1271603A priority Critical patent/JPH03135067A/ja
Publication of JPH03135067A publication Critical patent/JPH03135067A/ja
Pending legal-status Critical Current

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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はLSIのゲート配置方法、特に、スキャンゲー
トを含むLSIにおけるLSIゲート配置方法に関する
〔従来の技術〕
従来の配置方法は総配線長を短くすることや、配線ディ
レィを短くすることを考慮する方法であった。この種の
配置方法に関するものとして、例えば[高速バイポーラ
マスタスライスLSIにおけるディレィ特性最適化配置
手法」 (石井他、電子通信学会、回路とシステム研究
会論文、CAS85−146.P107〜P114)に
おいて論じられている。
〔発明が解決しようとする課題〕
上記従来技術は部分的にゲートが集中することにより配
置が混雑し、未配線が多発するという点についての考慮
がなされておらず、特に低ゲート使用率のLSIにおい
てはゲート配置の自由度が大きいため、論理構造によっ
ては前記集中が発生し未配線が多発するという問題があ
った。本発明の目的はゲート配置の集中を防ぐことによ
り、未配線を低減するLSI配置方法を提供することに
ある。
〔課題を解決するための手段〕
上記目的を達成するために、ゲート配置結果に対しチャ
ネル要求率の制限値以上の領域が複数個連続するかどう
かチェックする混雑度チェック処理と、論理的結合度の
重み付けが低いスキャンゲートを分散する論理構造を認
識した再配置処理を一連の手順に従って処理するもので
ある。
〔作用〕 混雑度チェック方法はゲート配置終了後、LSI内を複
数領域に分割し、各領域毎に予想使用チャネル数を算出
し、総チャネル数で割ったチャネル要求率を求めてある
制限値と比較し、制限値以上の領域が複数個連続しなけ
れば配線処理に進み、もし、上記領域が複数個連続すれ
ば以下の分配再配置処理に進む。分散再配置処理は通常
の論理動作を行う一般ゲートとこれらの一般ゲートが正
常に動作しているかどうかを検証するスキャンゲートの
信号名を認識し、ディレィ的に重要でないスキャンゲー
トの論理的結合度の重み付けを下げ、ディレィ的に厳し
い一般ゲートの論理的結合度の重み付けを上げ、論理的
結合度の重み付けが低いスキャンゲートを分散再配置す
ることにより、集中していたゲートが分散し、チャネル
要求率が低下して未配線を削減する。
(実施例〕 以下1本発明の一実施例を図面により詳細に説明する。
第1図は本発明のLSIゲート配置方法のフローチャー
トである。101は初期配置処理でありゲート間の論理
的結合度を見て、結合度の強いゲーl−を近づけて配置
する。102は配置改善処理であり101の初期配置結
果に対し仮想配線長を短くし、かつ、仮想配線ディレィ
を短くするためにゲート配置を入替える処理を行う。こ
こで、仮想配線とは実際には配線しないものの任意の二
点間を最短で結ぶ架空の配線である。また、LSIにお
ける配線長はチャネル使用数で表現する。103は混雑
度チェック処理でありLSI内を複数領域に分割し各領
域毎に仮想配線長、つまり、予想される使用チャネル数
を算出し、総チャネル数で割ったチャネル要求率が多数
個連続するかどうか制限値と比較する。ここで、領域分
割の最少単位は1格子まで可能とする。104は配線処
理であり前記の仮想配線に対し実際の配線パターンを割
当てていく。配線パターンはパターン同志の干渉がある
ために必ずしも最短長になる保証はない。
105は分散再配置処理であり混雑度チェック処理で領
域毎のチャネル要求率を制限値と比較し制限値以上の領
域が多数個連続したとき、配置改善処理の配置結果をキ
ャンセルし、分散再配置をする。分散再配置処理はスキ
ャンゲートと一般ゲートの信号名を認識し、ディレィ的
に重要でないスキャンゲートの論理的結合度の重み付け
を下げ、ディレィ的に厳しい一般ゲートの論理的結合度
の重み付けを上げ、論理的結合度の重み付けが低いスキ
ャンゲートを分散配置する。自動配置のアルゴリズムに
おいて、論理的結合度の強いゲート、つまり、重み付け
の高いゲートをグルーピングして配置するので、スキャ
ンゲートは分散配置されることになる。従来の方法では
101の初期配置処理、102の配置改善処理後は10
3の混雑度チェック処理をスキップして104の配線処
理を行っていた。これに対して本発明では1030混雑
度チェックを行いチャネル要求率が制限値以下であれば
104の配線処理を実行する。一方、jii!1限値を
オーバーすれば、論理的結合度の重み付けが低いスキャ
ンゲートを分散再配置処理し、さらに配置改善処理を行
う。この時点で低ゲート使用率のLSIではほぼすべて
のチャネル要求率が制限値以下となり104の配5vA
処理を行う。2回目の混雑度チェックでもNGの場合は
、処理は中止する。
第2図は混雑度チェックにおけるチャネル要求率制限値
のパターンの一例である。−枡がLSI内を複数に分割
した領域に相当する。また、斜線部はチャネル要求率が
制限値共−上であり、空白はチャネル要求率が制限値以
下であることを示す。
第2図(a)は上記制限値以上の領域が複数個連続して
いる。この場合混雑度チェックがNGでありスキャンゲ
ートを分散する配置処理を行う。混雑度チェックのチャ
ネル要求率の制限値及び領域の連続する個数は任意に設
定できるものとする。
第2図(b)は上記制限値以上の領域が連続していない
。この場合混雑度チェックはOKであり配線処理を行う
第3図はスキャンゲートの分散配置を説明するためのゲ
ート入替例を示す。第3図(、)ではセル301で30
3,304,305の各NORゲートが割付けられ、こ
の時点でセル301は使用されたことになりセル302
は空きセルとなる。
通常スキャンゲートは組合せゲートで構成される。
また、初期配置においてはセルを有効利用し配線長を短
くするため第3図(、)のように配置される。このため
、セルの使用ピンが増加しチャネル要求率も高くなる。
そこでスキャンゲートと一般ゲートの信号名を認識しデ
ィレィ的に重要でないスキャンゲートの論理的結合度の
重み付けを下げて配置することにより、第3図(b)の
ようにセルが入替わる。この場合セルの使用ピン数は減
少しチャネル要求率も低くなる。
本実施例によればディレィ的に厳しい一般ゲートに影響
を与えない分散配置が可能であり、ゲート集中により配
線が混雑し、未配線が多発する問題を解決し、未配線を
削減する効果がある。
〔発明の効果〕
本発明によれば、ゲート配置が終了した段階で各領域毎
にチャネル要求率を算出し制限値と比較し、オーバーし
ていれば分散再配置方法によりスキャンゲートの配置を
分散させることが可能であるので、ゲートの集中を緩和
し未配線を削減する効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例のLSIゲート配置を示すフ
ローチャート、第2図はチャネル要求率制限値を説明す
るための図、第3図はスキャンゲートの入替えを説明す
るための図である。 101・・・初期配置処理、  102・・・配置改善
処理、103・・・混雑度チェック処理、 104・・・配線処理、    105・・・分散再配
置処理。 第1に 祐20 (α) <b) 祐 b

Claims (1)

    【特許請求の範囲】
  1.  通常の論理動作を行う一般ゲートと、これらの一般ゲ
    ートが正常に動作しているかどうかを検証するスキャン
    ゲートから構成されるLSIで、ゲート間の論理的な結
    合度をもとにセルにゲートを割付ける初期配置手段と、
    ゲート間の仮想配線長や配線ディレィを短くするため、
    前記初期配置手段の結果に対しセル間でゲート交換を行
    う配置改善手段により成る配置方法において、前記配置
    改善手段による配置改善後にLSI内を複数の領域に分
    割し、各領域毎に使用チャネル数を総チャネル数で割っ
    たチャネル要求率を求めてある制限値と比較し、制限値
    以上の領域が複数個連続するかどうかをチェックする混
    雑度チェック手段と前記混雑度チェック手段で制限値以
    上の領域が複数個連続することが判明した場合は、一般
    ゲートとスキャンゲートの信号名を認識し、一般ゲート
    の論理的結合度の重み付けを上げ、スキャンゲートの論
    理的結合度の重み付けを下げ、初期配置で集中したスキ
    ャンゲートを再配置することによりゲートの集中度を下
    げる分散再配置手段を設けたことを特徴とするLSIゲ
    ート配置方法。
JP1271603A 1989-10-20 1989-10-20 Lsiゲート配置方法 Pending JPH03135067A (ja)

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Publication Number Publication Date
JPH03135067A true JPH03135067A (ja) 1991-06-10

Family

ID=17502378

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JP1271603A Pending JPH03135067A (ja) 1989-10-20 1989-10-20 Lsiゲート配置方法

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JP (1) JPH03135067A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7451419B2 (en) 2005-05-19 2008-11-11 Nec Electronics Corporation Circuit layout device, circuit layout method, and program for execution thereof

Cited By (1)

* Cited by examiner, † Cited by third party
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US7451419B2 (en) 2005-05-19 2008-11-11 Nec Electronics Corporation Circuit layout device, circuit layout method, and program for execution thereof

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