JPH03131019A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03131019A JPH03131019A JP1269336A JP26933689A JPH03131019A JP H03131019 A JPH03131019 A JP H03131019A JP 1269336 A JP1269336 A JP 1269336A JP 26933689 A JP26933689 A JP 26933689A JP H03131019 A JPH03131019 A JP H03131019A
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- Japan
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- substrate
- warpage
- stress
- nitride film
- semiconductor device
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- Pending
Links
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法、特に、半導体製造工
程におけるフォトリソグラフ工程のマスクアライメント
精度の向上が図れる半導体装置の製造方法に関するもの
である。
程におけるフォトリソグラフ工程のマスクアライメント
精度の向上が図れる半導体装置の製造方法に関するもの
である。
従来、半導体製造工程において、前工程で半導体基板表
面に加工されたパターンに、次のパターン加工を行なう
際、予め前工程で導入されているアライメントマークに
、次工程のフォトマスクに設けられているアライメント
マークを合わせる方法が一般に採用されている。
面に加工されたパターンに、次のパターン加工を行なう
際、予め前工程で導入されているアライメントマークに
、次工程のフォトマスクに設けられているアライメント
マークを合わせる方法が一般に採用されている。
このようなマスク合わせ精度を向上させるために、いく
つかの提案がなされている０例えば、マスクアライメン
ト装置において、その装置の半導体基板の搬送系及びア
ライメントステージの移動修正方法の改良によりアライ
メント精度を向上させる方法（特公平１−２８５０３号
）や、製造工程の改良、すなわち、特に高精度のアライ
メントが要求されるような工程には、セルフアライメン
ト技術の導入がなされている。
つかの提案がなされている０例えば、マスクアライメン
ト装置において、その装置の半導体基板の搬送系及びア
ライメントステージの移動修正方法の改良によりアライ
メント精度を向上させる方法（特公平１−２８５０３号
）や、製造工程の改良、すなわち、特に高精度のアライ
メントが要求されるような工程には、セルフアライメン
ト技術の導入がなされている。
セルフアライメント技術の表面ゲート型静電誘導サイリ
スタへの適用例について説明すると、この半導体素子で
は、ゲート拡散窓に対するカソード拡散窓のアライメン
トは、ゲート耐圧の良品率に強い影響を与える重要な工
程であるため、セルフアライメントが適用されている。
スタへの適用例について説明すると、この半導体素子で
は、ゲート拡散窓に対するカソード拡散窓のアライメン
トは、ゲート耐圧の良品率に強い影響を与える重要な工
程であるため、セルフアライメントが適用されている。
第３図はその一例を示すもので、ゲート及びカソードの
拡散窓１．２を同一のマスクで開孔しく同図（ａ）参照
）、ゲート領域形成時にはカソード拡散窓２を窒化硅素
膜３等でカバーし、ゲートＰ″領域４を形成する（同図
（ｂ）参照）、引き続いて窒化硅素膜３を除去し、カソ
ードＮ０碩域５を形成する（同図（ｂ）参照）ものであ
る。
拡散窓１．２を同一のマスクで開孔しく同図（ａ）参照
）、ゲート領域形成時にはカソード拡散窓２を窒化硅素
膜３等でカバーし、ゲートＰ″領域４を形成する（同図
（ｂ）参照）、引き続いて窒化硅素膜３を除去し、カソ
ードＮ０碩域５を形成する（同図（ｂ）参照）ものであ
る。
〔発明が解決しようとする課題］
ところで、上述のようにマスクアライメントは歩留りに
直接影響する重要な工程であり、高歩留りを達成するた
めには、高アライメント精度が要求される。しかしなが
ら、アライメント作業は、顕微鏡により位置合わせを確
認しながら行なわれているが、基板全域を観察しながら
行なうことは不可能である。従って、観察点及びその近
傍のチップでは精度良（アライメントされているが、そ
の他の点では位置ずれが起きていることがしばしば発生
する。この問題の主原因は基板の反りによると考えられ
ている。基板の反りは不純物拡散等の高温処理によって
発生し、半導体製造工程では避けるご七ができないもの
である。
直接影響する重要な工程であり、高歩留りを達成するた
めには、高アライメント精度が要求される。しかしなが
ら、アライメント作業は、顕微鏡により位置合わせを確
認しながら行なわれているが、基板全域を観察しながら
行なうことは不可能である。従って、観察点及びその近
傍のチップでは精度良（アライメントされているが、そ
の他の点では位置ずれが起きていることがしばしば発生
する。この問題の主原因は基板の反りによると考えられ
ている。基板の反りは不純物拡散等の高温処理によって
発生し、半導体製造工程では避けるご七ができないもの
である。
反った半導体基板に対し、基板全域にわたりアライメン
ト精度を向上することは、上記従来技術では困難である
。セルフアライメントを採用した場合でも、その工程の
精度は高いが、全工程にセルフアライメントを導入する
ことは不可能であるため、全マスク工程のアライメント
精度を向上することは不可能である。
ト精度を向上することは、上記従来技術では困難である
。セルフアライメントを採用した場合でも、その工程の
精度は高いが、全工程にセルフアライメントを導入する
ことは不可能であるため、全マスク工程のアライメント
精度を向上することは不可能である。
本発明は、上記問題点を解決するためになされたもので
、その目的とするところは、半導体基板の反りを容易に
低減し、マスクアライメント精度を向上できる半導体装
置の製造方法を提供することにある。
、その目的とするところは、半導体基板の反りを容易に
低減し、マスクアライメント精度を向上できる半導体装
置の製造方法を提供することにある。
［！Ｉ題を解決するための手段コ
上記課題を解決するため本発明は、半導体装置の製造に
おいて、フォトリソグラフ工程の前工程に、半導体基板
の裏面に、該基板の反りとは逆方向に同程度の応力が働
く窒化硅素膜を形成する工程を挿入したことを特徴とす
る。
おいて、フォトリソグラフ工程の前工程に、半導体基板
の裏面に、該基板の反りとは逆方向に同程度の応力が働
く窒化硅素膜を形成する工程を挿入したことを特徴とす
る。
［作 用］
窒化硅素膜は、その膜質及び膜厚を変えることにより、
窒化硅素膜の応力を所望の値に設定できるので、上記の
ように、基板の反りとは逆方向に同程度の応力が働く窒
化硅素膜を基板裏面に形成すれば、基板の反りを低減で
きる。
窒化硅素膜の応力を所望の値に設定できるので、上記の
ように、基板の反りとは逆方向に同程度の応力が働く窒
化硅素膜を基板裏面に形成すれば、基板の反りを低減で
きる。
［実施例］
以下、本発明の一実施例を第１図及び第２図に基づき詳
細に説明する。まず、第１図（ａ）に示すように、反り
のある半導体基板７の曲率半径ＲをＸ線回折等により測
定する。得られた曲率半径Ｒを次式に代入し、反りの緩
和に必要な窒化硅素膜の応力σ、を算出する。
細に説明する。まず、第１図（ａ）に示すように、反り
のある半導体基板７の曲率半径ＲをＸ線回折等により測
定する。得られた曲率半径Ｒを次式に代入し、反りの緩
和に必要な窒化硅素膜の応力σ、を算出する。
例えば、曲率半径Ｒ−２９，８ｍの反り（表面から見て
凹状の反り）をシリコン窒化膜厚５０００人を裏面に形
成し、反りを緩和するとき、窒化膜８中の応力は、ａ［
７がシリコンのとき、 Ｅｓ−１，６９Ｘ１０” ｄｙｎ／ｄ ＆、−０，３ であり、また、基板７の厚みｄ、＝４００ｍとするσｒ
−４，３Ｘ１０’ ｄｙｎ／ｃｊ の圧縮応力（基板中心方向への応力）が必要である。
凹状の反り）をシリコン窒化膜厚５０００人を裏面に形
成し、反りを緩和するとき、窒化膜８中の応力は、ａ［
７がシリコンのとき、 Ｅｓ−１，６９Ｘ１０” ｄｙｎ／ｄ ＆、−０，３ であり、また、基板７の厚みｄ、＝４００ｍとするσｒ
−４，３Ｘ１０’ ｄｙｎ／ｃｊ の圧縮応力（基板中心方向への応力）が必要である。
次に、この応力を得るための窒化膜形成条件を決定する
。すなわち、上記のようにして算出した応力値σ、と、
応力値とプラズマＣＶＤ装置による形成条件と応力との
相関グラフから、形成条件を決定する０例えば、第２図
に示すような、ガス流量（ＳｉＨ４：４５ ＳＣＣ？ｌ
、 Ｎ！ ：４００ ＳＣＣＭ）、生成圧力（０，
５Ｔｏｒｒ）及び生成温度（３００°Ｃ）を固定したと
きのＲＦパワー（窒化膜の形成時に必要な高周波出力電
力）と応力との関係を示すグラフから、ａ ｒ−４，３
Ｘ１０’ ｄｙｎ／ｃｊのときＲＦパワーは１４０ Ｗ
となる。従って、ＲＦパワー１４０ Ｗ。
。すなわち、上記のようにして算出した応力値σ、と、
応力値とプラズマＣＶＤ装置による形成条件と応力との
相関グラフから、形成条件を決定する０例えば、第２図
に示すような、ガス流量（ＳｉＨ４：４５ ＳＣＣ？ｌ
、 Ｎ！ ：４００ ＳＣＣＭ）、生成圧力（０，
５Ｔｏｒｒ）及び生成温度（３００°Ｃ）を固定したと
きのＲＦパワー（窒化膜の形成時に必要な高周波出力電
力）と応力との関係を示すグラフから、ａ ｒ−４，３
Ｘ１０’ ｄｙｎ／ｃｊのときＲＦパワーは１４０ Ｗ
となる。従って、ＲＦパワー１４０ Ｗ。
５ｊＨ４流量４５ ＳＣＣＭ 、Ｎｘ流１ｔ４００ Ｓ
ＣＣＭ、生成圧力０．５ Ｔｏｒｒ及び生成温度３００
℃の条件で、所望する応力を持った窒化膜を形成できる
。
ＣＣＭ、生成圧力０．５ Ｔｏｒｒ及び生成温度３００
℃の条件で、所望する応力を持った窒化膜を形成できる
。
このようにして得られた形成条件で、プラズマＣＶＤ法
により、基板７稟面に窒化膜８を形成する（第１図伽）
参照）、続いて、通常のフォトリソグラフ工程（マスク
アライメント）を実施し、所定のパターン形成後、前記
窒化膜８を燐酸等で除去する（第１図（Ｃ）参照）、な
お、このとき表面の保護処置が必要である。また、次工
程で問題がない場合は、窒化膜８は除去しなくてもよい
。
により、基板７稟面に窒化膜８を形成する（第１図伽）
参照）、続いて、通常のフォトリソグラフ工程（マスク
アライメント）を実施し、所定のパターン形成後、前記
窒化膜８を燐酸等で除去する（第１図（Ｃ）参照）、な
お、このとき表面の保護処置が必要である。また、次工
程で問題がない場合は、窒化膜８は除去しなくてもよい
。
［発明の効果〕
本発明に係る半導体装置の製造方法は、上記のように、
フォトリソグラフ工程の前に、半導体基板の裏面に、基
板の反りとは逆方向に作用する窒化硅素膜を形成する工
程を含んでなるので、基板の反りが緩和され、フラット
な状態でマスクアライメントを実施できる。従って、基
板全域にわたり高精度のアライメントが可能となり、歩
留りを飛躍的に改善できる（ウェハの反りに起因するア
ライメント不良による不良率を低減できる）半導体装置
の製造方法を提供できる。
フォトリソグラフ工程の前に、半導体基板の裏面に、基
板の反りとは逆方向に作用する窒化硅素膜を形成する工
程を含んでなるので、基板の反りが緩和され、フラット
な状態でマスクアライメントを実施できる。従って、基
板全域にわたり高精度のアライメントが可能となり、歩
留りを飛躍的に改善できる（ウェハの反りに起因するア
ライメント不良による不良率を低減できる）半導体装置
の製造方法を提供できる。
第１図は本発明の一実施例を示す簡略図、第２図は上記
実施例に使用されるＲＦパワーと応力の関係を示すグラ
フ、第３図は従来のセルフアライメント技術を表面ゲー
ト型静電誘導サイリスクに適用した場合の工程図である
。 ７・・・半導体基板 ８・・・窒化硅素膜
実施例に使用されるＲＦパワーと応力の関係を示すグラ
フ、第３図は従来のセルフアライメント技術を表面ゲー
ト型静電誘導サイリスクに適用した場合の工程図である
。 ７・・・半導体基板 ８・・・窒化硅素膜
Claims (1)
- （１）フォトリソグラフ工程の前工程に、半導体基板の
裏面に、該基板の反りとは逆方向に同程度の応力が働く
窒化硅素膜を形成する工程を挿入したことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269336A JPH03131019A (ja) | 1989-10-17 | 1989-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269336A JPH03131019A (ja) | 1989-10-17 | 1989-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03131019A true JPH03131019A (ja) | 1991-06-04 |
Family
ID=17470949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1269336A Pending JPH03131019A (ja) | 1989-10-17 | 1989-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03131019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094335A (ja) * | 2007-10-10 | 2009-04-30 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1989
- 1989-10-17 JP JP1269336A patent/JPH03131019A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094335A (ja) * | 2007-10-10 | 2009-04-30 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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