JPH03124104A - 半導体装置のマイクロストリップラインの構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高周波集積回路（ＭＭ　Ｉ　Ｃ）において、
半導体基板上に形成されたマイクロストリップラインの
構造に関する。

［背景技術］ 第５図は従来例の高周波集積回路の一部を示す断面図で
あり、第６図（ａ）　（ｂ）はその製造途中を示す断面
図及び平面図である。

第６図（ａ）　（ｂ）に示されている製造段階において
は、化合物半導体基板２１の表面層にイオン打込みによ
ってＦＥＴを構成するアクティブ層２２が形成され、ま
た基板１の表面のアクティブ層２２から離れた位置には
ＮｉＣｒやＴａＮ等の薄膜抵抗２３が形成されている。

また、アクティブ層２２の表面には、ＦＥＴのドレイン
電極２４とソース電極２５が設けられている。さらに、
ドレイン電極２４とソース電極２５の間には細幅のゲー
ト電極２６が形成されており、アクティブ層２２と薄膜
抵抗２３の間にはゲート電極２θと一体となった幅広の
配線電極２７が薄膜抵抗２３と重なるように形成されて
おり、配線電極２７によってアクティブ層２２と薄膜抵
抗２３が接続されている。

この後、ＣＶＤ法により薄膜抵抗２３及び各電極２４，
２５，２６．２７の上から基板１表面に１μｍ前後の膜
厚の保護膜２８が形成される。通常、基板１は３００〜
４００μｍの厚さがあるので、この熱冷却効率を高め、
また配線寸法を小さくするため、この次に基板１は裏面
研磨を施され、適当な厚みに調整される。最後に、蒸着
技術を用いて研磨された基板１の裏面に裏面電極２９が
形成され、第５図に示すような従来の半導体装置が製造
される。こうして、基板１の表面に形成された配線電極
２７と裏面電極２９により高周波集積回路のマイクロス
トリップラインが構成されている。

尚、このマイクロストリップラインは、上記の説明では
、薄膜抵抗とＦＥＴを接続するために用いられたが、一
般に集積回路内でＦＥＴ、抵抗、容量等の集中定数素子
を接続するために使用されるものである。

［発明が解決しようとする課題］ マイクロストリップラインを形成された高周波集積回路
においては、マイクロストリップラインを構成する配線
電極の幅Ｗとマイクロストリップラインの厚みｈとの比
率ｈ／Ｗは、周波数帯域や特性インピーダンスの関係か
ら、通常はｈ／Ｗ＝０．２〜２．０の範囲で使用される
。このため、マイクロストリップラインの厚みｈを決定
する基板の厚みが厚いと配線電極の幅Ｗも広くする必要
があり、集積回路の高集積化が妨げられる。そこで、従
来にあっては、上記のように基板に裏面研磨を施して基
板の厚みを小さくし、これによって配線電極の幅を小さ
くしている。

しかしながら、裏面研磨によって基板の厚みを薄くする
にも限度があり、配線電極の幅も充分に小さくすること
ができなかった。しかも、基板の厚さは研磨工程で制御
されているので、厚み誤差が±５０μｍと非常に大きく
、この誤差のためｈ／Ｗの値もバラツキが大きくなり、
回路特性の高精度化も困難であった。

しかして、本発明は叙上の従来例の欠点に鑑みてなされ
たものであり、その目的とするところはマイクロストリ
ップラインを構成する配線電極の幅を小さくし、高周波
集積回路の一層の高集積化を図り、併せてマイクロスト
リップラインの寸法精度を高めて、回路特性の高精度化
を図ることにある。

［課題を解決するための手段］ このため、本発明の半導体集積回路のマイクロストリッ
プラインの構造は、半導体基板の表面に配線電極を形成
し、この配線電極の上から前記基板表面を保護膜により
覆い、この保護膜の上にアース電極を形成し、前記配線
電極とアース電極によりマイクロストリップラインを構
成したことを特徴としている。

［作用コ 本発明にあっては、基板の表面に形成された保護膜を挟
んで上下に配線電極とアース電極を設け、画電極によっ
てマイクロストリップラインを構成したので、マイクロ
ストリップラインの厚み（両電極間の距離）を小さくす
ることができる。つまり、マイクロストリップラインの
厚みｈは、従来では基板の厚さによって制御されていた
ので、数１００μｍであるのに対し、本発明では保護膜
の厚さによりて制御することができ、極めて小さくする
ことができる。したがって、ｈ／Ｗの値を所定範囲内に
納める場合、マイクロストリブラインの厚みを小さくし
た比率だけ配線電極の幅も小さくでき、配線電極の幅を
従来と比較して極めて狭くすることができる。この結果
、集積回路におけるマイクロストリップラインの占有面
積を小さくでき、集積回路をより高集積化することがで
きる。

しかも、マイクロストリップラインの厚みｈを制御する
保護膜の厚さは、ＣＶＤ法等によって高い寸法精度を得
ることかできる。また、配線電極の幅も、配線電極を蒸
着等の微細加工技術によって形成することによって高い
寸法精度を得ることがでとる。このため、集積回路の周
波数帯域や特性インピーダンスに関係するｈ／Ｗの値を
精度よくコントロールすることができると共に値のバラ
ツキも小さくでき、集積回路の回路特性の高精度化を図
ることができる。

［実施例コ 以下、本発明の実施例を添付図に基づいて詳述する。

第１図及び第２図は、本発明の一実施例の高周波集積回
路の断面図及び平面図、第３図及び第４図はその製造途
中の段階を示す断面図及び平面図である。この高周波集
積回路を製造手順に沿いながら説明すると、まずＧａＡ
ｓのような■−ｖ系化合物半導体基板１の表面層にイオ
ン注入技術（例えば、ＳＰＰｔンを１００〜３００Ｋｅ
Ｖで１０”〜１０１１０１ｓ”の面密度で打込む。）を
用いてＦＥＴを構成するアクティブ層２が形成される。

ついで、第３図及び第４図に示すように、ＮｉＣｒやＴ
ａＮ等の抵抗体材料を蒸着させて基板ｌの表面に所要の
薄膜抵抗３が形成される。また、アクティブ層２の表面
には、対向させてＦＥＴのソース電極４とドレイン電極
５が設けられる。さらに、ソース電極４及びドレイン電
極５間には細幅のゲート電極θが配置され、アクティブ
層２と薄膜抵抗３の間に幅広の配線電極７が配置される
。このゲート電極６と配線電極７は、Ｔｉ／Ｐｔ／Ａｕ
やＡ１等の金属を基板の表面に蒸着させることによって
同時に形成されたものであり、連続的に形成されている
。また、配線電極７の端部は、薄膜抵抗３に重ねるよう
にして設けられており、アクティブ層２と薄膜抵抗３は
配線電極７によって接続されている。なお、アクティブ
層２や薄膜抵抗３．配線電極７は、通常のフォトリング
ラフィによって形成されるものであり、図示のような配
置に限らず、任意の場所に設けることがでとる。この後
、第１図及び第２図に示すように、ＣＶＤ法により、薄
膜抵抗３及び各電極４゜５、θ、７の上から基板１の表
面全体に保護膜８が形成される。この保護膜８は、従来
例におけるよりも大きな膜厚に形成され、数μｍ〜１０
数μｍの膜厚を有している。さらに、この保護膜８の上
に電極金属を真空蒸着させることによってアース電極８
が形成される。このようにして製造された高周波集積回
路にあっては、配線型ｇＡ７とアース電極θによってマ
イクロストリップラインが形成されている。但し、アー
ス電極９は、アクティブ層２や薄膜抵抗３の部分では、
窓１０を開口して除かれている。

しかして、本発明にあっては、マイクロストリップライ
ンの厚みｔが、保護膜８の厚さによって決まるので、伝
搬エネルギーが流れる配線電極７とアース電極９の間の
厚みを従来に較べて１７１０以下にすることができる。

従って、周波数帯域や特性インピーダンスに関係するｈ
／Ｗの値を所定範囲内に納める時、配線電極７の幅を従
来と比較して１／ｌＯ以下に狭くできる。よって、配線
電極７の線幅を狭くすることができて配線電極７の占有
面積を小さくでき、集積回路の集積度を高めることがで
きる。

また、保護膜８は、ＣＶＤ法によって形成することによ
り、５％以下の厚み精度を得ることができ、配線電極７
も真空蒸着等によって形成することによって高い寸法精
度を得ることができる。従って、ｈ／Ｗの値を高い精度
で制御することができると共にそのバラツキも小さくす
ることができ、回路特性の精度を高めることができる。

また、本発明によれば、放熱を余り考慮する必要のない
低消費電力型の回路では、裏面研磨の必要がなくなり、
研磨による歩止まり低下やコストアップを防止すること
ができる。

なお、本発明に係るｓｙｔ回路にあっては、保護膜８の
上にアース電極９が形成されているので、ＦＥＴや薄膜
抵抗３等の他の素子とアース電極９との間の寄生容量が
増大する可能性があるが、上述のようにこれらの素子の
箇所ではアース電極９に窓１０を開口し、また保護膜８
の厚みも従来より大きくすることにより寄生容量の増大
を充分に防止することができる。

［発明の効果コ 本発明によれば、周波数帯域や特性インピーダンスを損
ねることなくマイクロストリップラインの厚みと幅を極
めて小さくすることができ、集積回路の高集積化を図る
ことができる。また、マイクロストリップラインの厚み
と幅とを精密に制御することができ、回路特性の高精度
化を図ることができる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例の断面図及び平面
図、第３図及び第４図は同上の保護膜とアース電極を形
成する前の断面図及び平面図、第５図は従来例の高周波
集積回路の断面図、第６図（ａ）　（ｂ）は同上の製造
途中における断面図及び平面図である。 １・・・半導体装置 ７・・・配線電極 １・・・半導体基板 ８・・・保護膜 ９・・・アース電極

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の表面に配線電極を形成し、この配線
   電極の上から前記基板表面を保護膜により覆い、この保
   護膜の上にアース電極を形成し、前記配線電極とアース
   電極によりマイクロストリップラインを構成したことを
   特徴とする半導体装置のマイクロストリップラインの構
   造。