JPH0312324B2 - - Google Patents

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JPH0312324B2
JPH0312324B2 JP56216158A JP21615881A JPH0312324B2 JP H0312324 B2 JPH0312324 B2 JP H0312324B2 JP 56216158 A JP56216158 A JP 56216158A JP 21615881 A JP21615881 A JP 21615881A JP H0312324 B2 JPH0312324 B2 JP H0312324B2
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switching
circuit
signal
turn
hybrid
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Hooru Koonranfu Uiriamu
Ruisu Shikon Josefu
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General Electric Co
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General Electric Co
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Publication date
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Publication of JPH0312324B2 publication Critical patent/JPH0312324B2/ja
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Description

【発明の詳細な説明】 本発明は電力を負荷に印加するのを制御する方
法および装置、より詳細には、３相電力をハイブ
リツドコンタクタシステムにより誘導性負荷に印
加することに関する。
本発明の目的は、３相の電源の３本の各出力線
とこれに対応する誘導負荷の３本の各入力線の間
にハイブリツドコンタクタを使用することによつ
て達成される。各々のハイブリツドコンタクタは
半導体スイツチング装置と並列に一対のリレー接
点（リレー接点対）を有している。各々の半導体
スイツチング装置は２つの逆並列のシリコン制御
整流器によつて実現される。誘導負荷にエネルギ
を与えるに際して、３相交流電源の２本の出力線
の間に、半導体スイツチング装置のうちの対応す
る２つを先づスイツチングすることにより電流が
供給される。ハイブリツドコンタクタのターンオ
ンとリレー接点対の閉路のタイミングは、最小の
DCオフセツト電流が生じるように交流電源波形
のゼロ交差に相対的に制御される。最初の２つの
半導体スイツチングユニツトのターンオンにおい
て、該スイツチングユニツトの閉路は２本の対応
する出力線間の相対電圧波形の半サイクルのピー
ク、すなわち中間で起こる。第３の半導体スイツ
チングユニツトはこの電圧のピーク後位相差80゜
の時点でスイツチされ、次に、対応するリレー接
点対は閉路する。電源をオフにするときには、半
導体スイツチングユニツトがまだオンの間にリレ
ー接点対を開路し、その後に半導体スイツチング
ユニツトをオフにすることによつて、アーク放電
を避けることができる。半導体スイツチングユニ
ツトのオン・オフとリレー接点対の閉路は幾つか
の遅延回路と共にゼロ交差検出回路により制御さ
れる。
いま第１図を参照すると、本発明の実施例のブ
ロツク図が開示されている。とくに、３相電源１
０は、出力ライン１０Ａ，１０Ｂ，１０Ｃを含
み、これらはそれぞれ、各々のハイブリツドコン
タクタ１２Ａ，１２Ｂ，１２Ｃを介して、誘導性
負荷１４の各々の入力ライン１４Ａ，１４Ｂ，１
４Ｃに、スイツチ可能に接続される。通例のよう
に、出力ライン１０、入力ライン１４および他の
相互接続ラインは、単一のラインによつて説明さ
れる。しかし、この技術に熟知する人にとつて容
易に明らかなように、“ライン”は１以上の導体
によつてつくられてもよいことである。ハイブリ
ツドコンタクタ１２Ａ，１２Ｂ，１２Ｃは、電源
１０のそれぞれの出力１０Ａ，１０Ｂ，１０Ｃか
ら、誘導性負荷のそれぞれの入力１４Ａ，１４
Ｂ，１４Ｃへの電流を制御する。ハイブリツドコ
ンタクタ１２Ａは、半導体スイツチングユニツト
１６Ａと、それに並列に接続されているリレー接
点対１５Ａからなる。ハイブリツドコンタクタ１
２Ｂは、半導体スイツチングユニツト１６Ｂと、
それに並列に接続されているリレー接点対１５Ｂ
からなる。そして、ハイブリツドコンタクタ１２
Ｃは、半導体スイツチングユニツト１６Ｃと、そ
れに並列に接続されているリレー接点対１５Ｃか
らなる。さらに一般的には、各ハイブリツドコン
タクタ１２Ａ，１２Ｂ，１２Ｃは、電源と負荷の
間に挿入され、半導体スイツチングユニツトとリ
レー接点対のいずれかがスイツチオンされるとき
閉路されるスイツチング手段であると考えること
ができる。該スイツチング手段は、勿論、リレー
接点対が開路し、かつ、それに並列の半導体スイ
ツチングユニツトがオフの時にのみ、開路してい
る。
ハイブリツドコンタクタ１２Ａ，１２Ｂ，１２
Ｃは、制御回路１７によつて制御される。それと
共に、制御回路１７およびハイブリツドコンタク
タ１２Ａ，１２Ｂ，１２Ｃは、電源１０から誘導
性負荷１４への電流を制御するスイツチング回路
を構成する。制御回路１７は、ゼロ交差検出回路
１８を含み、これが、電源１０のライン１０Ａ，
１０Ｂを、ライン１８Ａ，１８Ｂを介してモニタ
する。ゼロ交差検出回路１８の出力１８Ｃは、指
示信号パルスの列であり、各パルスは、ライン１
８Ａ，１８Ｂ上のＡ相およびＢ相の電圧波形それ
ぞれの間の、相対的な電圧波形のゼロ交差に対応
する。ライン１８Ｃ上の該パルス列の出力は、ラ
ツチ１９のクロツクCKの入力１９Ａに接続され
る。ラツチ１９は、たとえば、Ｄ形フリツプフロ
ツプの論理素子である。
制御回路１７はさらに、入力信号回路２０を含
み、そしてこれは、ターンオン信号とターンオフ
信号をライン２０Ｓに出力する。ターンオン信号
およびターンオフ信号はそれぞれ、電源１０から
誘導性負荷１４への電流の伝送を、スタートした
り、ストツプしたりする。ライン２０Ｓにあらわ
れるターンオン信号、ターンオフ信号は、ラツチ
１９のＤ入力１９Ｂに接続される。ラツチ１９の
出力ライン１９Ｃは、リレーコイル遅延・駆動回
路２２、Ａ＋Ｂ相（Ａ相およびＢ相）遅延・駆動
回路２４、およびＣ相遅延・駆動回路２６に接続
される。ライン２０Ｓがターンオンを指示する
と、ライン１８Ｃに生ずるつぎのゼロ交差信号に
よつて、遅延・駆動回路２２，２４，２６は、出
力を発生して半導体スイツチングユニツト１６
Ａ，１６Ｂ，１６Ｃをオンにし、次に、リレー接
点対１５Ａ，１５Ｂ，１５Ｃを閉路させる。とく
に、ゼロ交差が生じたあと、リレーコイルの遅
延・駆動回路２２は、端子２２Ａ，２２Ｂを経由
してリレーコイル１５Ｄに電流を与え、これによ
つて、接点１５Ａ，１５Ｂ，１５Ｃの閉路が開始
する。同様に、Ａ＋Ｂ相遅延・駆動回路２４、お
よびＣ相遅延・駆動回路２６は、ライン２４Ａ，
２４Ｂ，２６Ａに信号を与えて、それぞれ、ゼロ
交差の生起に続く設定された時間間隔で、半導体
スイツチングユニツト１６Ａ，１６Ｂ，１６Ｃを
スイツチオンする。
強調されるべきことは、電源１０から誘導性負
荷１４への電流を、スタートすなわちオンにする
ために、閉路しようとするリレー接点対に並列し
ている（付随している）特定の半導体スイツチン
グユニツトをオンにする（低インピーダンスの状
態にスイツチする）前に、リレー接点対１５Ａ，
１５Ｂ，１５Ｃのいずれもが、メイクすなわち閉
路されてはならないことである。言い換えると、
閉路のあいだ、リレー接点対１５Ａ，１５Ｂ，１
５Ｃの電極間に生ずる大電圧は、付随する半導体
スイツチングユニツトの低いインピーダンス状態
の作用によつて極めて低い電圧降下になる。した
がつてアーク放電が、並列接続された半導体スイ
ツチングユニツトの使用によつて、最小化、また
は回避されることがわかる。さらに、並列接続さ
れた半導体スイツチングユニツトの入力は、常
に、付随しているリレー接点対が閉じられる前に
オンにスイツチされるため、接点バウンス
（bounce）は、負荷に対して実質的な過渡的効果
を生じない。
ライン２０Ｓにターンオフ信号が生じると、ラ
イン１８Ｃの次のゼロ交差信号が、遅延・駆動回
路（リレーコイル遅延・駆動回路２２、Ａ＋Ｂ相
およびＣ相遅延・駆動回路２４，２６）の出力を
スイツチして、電源１０から誘導性負荷１４への
電力供給を切断する。具体的には遅延・駆動回路
２２，２４，２６は、半導体スイツチングユニツ
トが高インピーダンス状態、すなわちターンオフ
にスイツチされる前に、リレー接点対１５Ａ，１
５Ｂ，１５Ｃを開路させる。その結果、リレー接
点対１５Ａ，１５Ｂ，１５Ｃに引き起され得るア
ーク放電がほぼ取り除かれる。
以下、第２図のタイミング図を参照して第１図
の回路動作を説明する。とくに、第２図Ａは、電
力波形VA-B、すなわち、ライン１８Ｂの電圧に
対するライン１８Ｂの電圧を示す。第２図Ｂは、
ゼロ交差検出回路１８の出力１８Ｃの電圧を示
す。この出力電圧Ｖ１８Ｃは、一連のパルスから
なり、それぞれは正弦波の電力波形VA-Bのゼロ
交差と合致する。
電力波形VA-Bの開始をあらわす時刻t0を任意に
とり、ライン２０Ｓのターンオン信号は、時刻t0
よりあとの時刻t1で発生されるとする。ターンオ
ン信号は、第２図Ｃで、ライン２０Ｓのロウレベ
ルの電圧として示される。しかし、ハイレベルの
電圧をかわりに使用してもよい。このターンオン
信号も、時刻t0のあとの任意の時刻で発生され
る。ターンオン信号は、入力信号回路２０内の手
動式のスイツチによつて発生され、このスイツチ
によつて、端子２０Ｓにターンオン信号、および
ターオオフ信号が生成される。または、マイクロ
プロセツサあるいは、他の制御システムが、ター
ンオン信号、およびターンオフ信号を電圧波形
VA-Bのサイクル内の任意の勝手な時刻で出力２
０Ｓに発生してもよい。ライン２０Ｓにターンオ
ン信号が生じると、ライン１８Ｃの次のゼロ交差
信号は、遅延・駆動回路２２，２４，２６の動作
を開始させる。次のゼロ交差信号は、第２図Ｂの
t2で示される。つぎに時刻t3で、リレーコイル１
５Ｄは、第２図Ｄで示されるように、励磁され
る。リレーコイル１５Ｄの励磁で、接点対１５
Ａ，１５Ｂ，１５Ｃは、閉路位置に移動し始める
けれど、接点対１５Ａ，１５Ｂ，１５Ｃが実際に
動作し始める前には、かなりの時間遅れがある。
放電または、接点バウンスの有害な効果を回避す
るために、すべての半導体スイツチングユニツト
１６Ａ，１６Ｂ，１６Ｃは、任意の接点対１５
Ａ，１５Ｂ，１５Ｃが実際に動作する前に、スイ
ツチオンされる。具体的には、時刻t2のゼロ交差
のあと、位相がほぼ90゜変化した時刻t4で半導体
スイツチングユニツト１６Ａ，１６Ｂは、ライン
２４Ａ，２４Ｂ上の信号をアクテイブにすること
によつて、それぞれスイツチオンされる。第２図
Ｅに示されるように、時刻t4は、電力波形VA-Bの
ピークVpである。スイツチ１６Ａ，１６Ｂのス
イツチングのつぎに、そしてリレー接点対１５
Ａ，１５Ｂ，１５Ｃが閉じられる前に、スイツチ
１６Ｃがアクテイブにされる。すなわち、時刻t5
でオンにスイツチされる。これは、第２図Ｆに示
されるように、時刻t4のあと位相が80゜（t2のあと
170゜）変化した時刻が望ましい。この明細書を通
して使用されている。“約”という用語は、述べ
られる量の±10％以内である。90゜および80゜の位
相遅れは、誘導性負荷の積分特性によつて引き起
されるDCオフセツト電流を、最小にするために
使用される。
時刻t5のあとに、半導体スイツチングユニツト
１６Ａ，１６Ｂ，１６Ｃがすべてアクテイブにさ
れ、電源１０から誘導性負荷１４へと電力が供給
される。次に、接点対１５Ａ，１５Ｂ，１５Ｃは
アーク放電または接点バウンスの有害な効果なし
に、第２図Ｇの時刻t6で閉路される。注目される
ことは、時刻t3（リレーコイル１５Ｄがエネルギ
供給されるとき）から、時刻t6（接点が実際に動
作するとき）までの時間遅れが、リレーからリレ
ーへと変化することである。事実この時間遅れ
は、特定のリレーの場合、多少変化する。リレー
コイルの励磁から、接点の実際の閉路すなわちメ
イクまでの時間遅れに関係なく、スイツチングユ
ニツト１６Ａ，１６Ｂは、ゼロ交差後、90゜だけ
位相が変化した時刻でスイツチオンし、半導体ス
イツチングユニツト１６Ａ，１６Ｂのスイツチオ
ンののち約80゜だけ位相が変化した時刻に、半導
体スイツチングユニツト１６Ｃがスイツチオンす
る。したがつて、Ａ＋Ｂ相遅延・駆動回路２４の
出力は、ターンオン信号の出力期間中におけるゼ
ロ交差信号の生起のあと、（電圧VA-Bに関して）
90゜の遅れを有する。Ｃ相遅延・駆動回路２６の
出力は、ゼロ交差信号から、ほぼ170゜（90゜＋80゜）
の遅れを有する。リレーコイル遅延・駆動回路２
２の出力の遅れは、最悪の場合でも接点対１５
Ａ，１５Ｂ，１５Ｃが、半導体スイツチングユニ
ツト１６Ａ，１６Ｂ，１６Ｃがスイツチオンされ
たあとまで、閉路されないように設定される。リ
レーコイルの励磁から、リレー接点対の閉路まで
の時間遅れが、すべての半導体スイツチングユニ
ツトをオンにするための170゜よりも長いと仮定す
ると、リレーコイル１５Ｄは、時刻t2のゼロ交差
のあとただちに励磁されてもよいことになる。ま
た、もしリレーの励磁からリレー接点対の閉路ま
での時間遅れが、極めて短かいなら、あるいは、
半導体スイツチングユニツトがスイツチオンされ
る前に、リレー接点対が閉路しないことを特に保
証するために、リレーコイル遅延・駆動回路２２
は、リレー接点対が半導体スイツチングユニツト
１６Ｃの点弧前には閉路しないように、ある量の
遅れを含むことができる。
接点対１５Ａ，１５Ｂ，１５Ｃの閉路のあとに
は、半導体スイツチングユニツト１６Ａ，１６
Ｂ，１６Ｃを使用しないで、電力は電源１０から
誘導性負荷１４へ供給される。したがつて、もし
所望なら、制御回路は、第２図Ｅ，Ｆの時刻t7の
破線に示されるように、半導体スイツチングユニ
ツト１６Ａ，１６Ｂ，１６Ｃをオフにする。ター
ンオフ信号が、例えば時刻t8にライン２０Ｓ上に
生じると、半導体スイツチングユニツト１６Ａ，
１６Ｂ，１６Ｃは、第２図Ｃ，Ｅ，Ｆに示される
ようにほぼ瞬間的にオンにもどされる。または、
実線で示されるように、半導体スイツチングユニ
ツトは、ターンオフ信号がライン２０Ｓに生じる
まで、オンのままたもたれる。いずれの場合も、
リレーコイル１５Ｄの消磁は、時刻t9のゼロ交差
の直後に時刻t10で始まる。リレーコイル１５Ｄ
の消磁から、時刻t11の接点対１５Ａ，１５Ｂ，
１５Ｃのブレーク（すなわち開路）までの時間遅
れのあとに、ライン２６Ａ，２４Ａ，２４Ｂの開
路信号により、時刻t12に、半導体スイツチング
ユニツト１６Ａ，１６Ｂ，１６Ｃはすべて、ター
ンオフされる。始動時の閉路の時の事情と異な
り、開路の時にはDCオフセツト電流を考慮する
必要がないので、半導体スイツチングユニツトを
すべて同時にターンオフすることができる。
第１図のシステムの特定の実施例が、以下に論
議されるけれど、遅延・駆動回路２２，２４，２
６に関する幾つかの一般的な観察を行うことは有
用なことである。とくに、ライン１８Ｃにあらわ
れるゼロ交差信号は、遅延・駆動回路がライン２
０Ｓ上の信号をサンプリングするためのクロツク
信号と考えられる。ライン２０Ｓの信号の状態が
変化すると、次に遅延・駆動回路の出力は、ライ
ン２０Ｓの状態変化のあとに生じた最初のゼロ交
差から、設定された時間遅れのあとに状態を変化
させる。Ａ＋Ｂ相遅延・駆動回路２４は、第２図
Ｅに示されるように、90゜に対応する遅れを生ず
るように設定される。これは、Ａ相およびＢ相電
圧信号を、電力波形VA-Bのピーク値Vpに対応す
る点で印加させる。Ｃ相遅延・駆動回路２６のた
めのターンオン遅れは、第２図Ｆで示されるよう
に、170゜に設定される。３相電源の電圧信号に関
するこれらの遅れで電力を供給することにより、
誘導性負荷の電圧積分特性によつて生ずるDCオ
フセツト電流は最小化される。DCオフセツト電
流を最小化することによつて、リレー接点対１５
Ａ，１５Ｂ，１５Ｃ、ならびに半導体スイツチン
グユニツト１６Ａ，１６Ｂ，１６Ｃは、その電流
規格をその他の場合（DCオフセツト電流が大き
い場合）のように高く定格化される必要がない。
リレーコイル遅延・駆動回路２２に対するターン
オン遅れは、すべての半導体スイツチングユニツ
ト１６Ａ，１６Ｂ，１６Ｃが閉路されるまで、接
点対１５Ａ，１５Ｂ，１５Ｃが閉路されないよう
に設定されるだけである。さらに、ターンオフの
シーケンスが、ターンオンのシーケンスと異なる
ので、遅延・駆動回路２２，２４，２６は、ター
ンオンの遅れ時間とは異なるターンオフの遅れ時
間をもつことが望ましい。例えば、Ａ＋Ｂ相遅
延・駆動回路２４とＣ相遅延・駆動回路２６の、
ターンオフの遅れ時間は等しく設定され、したが
つて、第２図Ｅ，Ｆに示されるように、半導体ス
イツチングユニツトは時刻t12で、すべて開路す
る。
この技術に熟練する人には容易に理解されるよ
うに、スイツチング手段（ハイブリツトコンタク
タ）１２Ａ，１２Ｂのいずれかが、出力ラインを
入力ラインに直接に接続することによつて、省略
され得る。そのようにしてもDCオフセツト電流
およびアークは最小限にされるが、しかしもは
や、AC電源と負荷との間に、（たとえばすべての
３つのラインに）完全なオーミツク絶縁がない。
最初に閉路するハイブリツドコンタクタ１２Ａま
たは１２Ｂ（回路に保持されている）が閉路する
まで、電流の戻り路はない。ハイブリツドコンタ
クタ１２Ｃは、後閉じ（後で閉路する）用ハイブ
リツドコンタクタであり、先閉じ（最初に閉路す
る）用ハイブリツドコンタクタよりもあとで閉路
する。
ここで第３図を参照すると、スイツチング回路
の特定の実施例は、制御回路１７、およびハイブ
リツドコンタクタ１２Ａ，１２Ｂ，１２Ｃからな
つて記載されている。ゼロ交差検出回路１８に
は、Ａ相電圧入力１８ＡおよびＢ相電圧入力１８
Ｂがそれぞれ抵抗器Ｒ１，Ｒ２に接続され、これ
らは、抵抗器Ｒ３，Ｒ５，RV，RWを含む電圧
分別器ネツトワーク２８の一部を形成している。
この電圧分別器の抵抗器の抵抗値は、ノード３０
Ａ，３０Ｂの電圧が保護ダイオード３２Ａ，３２
Ｂをターンオンにしないように選択されている。
これらのダイオードは、ノード３０Ａ，３０Ｂの
電圧レベルが所望のレベルを越えないことを保証
する。ノード３０Ａ，３０Ｂの電圧波形は、正弦
波の出力を発生する３相のAC電源１０（第３図
には図示せず）の通常の場合には、正弦波であ
る。フイルタ３４は、示されるように簡単なRC
フイルタであつて、ノード３０Ａ，３０Ｂの信号
からノイズを除去するために使用される。フイル
タ３４の出力は、比較器３８の入力に与えられ、
比較器３８の出力とその反転入力との間にはフイ
ードバツクキヤパシタ４０が接続されている。比
較器の出力は、インバータ４２に接続される。比
較器３８の出力信号は、ライン１０ＢのＢ相の電
圧が、ライン１０ＡのＡ相の電圧よりも高い場合
にはハイレベルである。比較器３８の出力はＡ相
の電圧が、Ｂ相の電圧よりも高い場合にはロウレ
ベルになる。インバータ４２は、比較器３８の出
力の遷移を鋭くすると共に反転させるのに使用さ
れる。したがつて、ワンシヨツト、すなわち単安
定のマルチバイブレータ４４に与えられる信号
は、Ｂ相に対するＡ相の相対的な電圧の各ゼロ交
差に対応する遷移を含む。マルチバイブレータ４
４は、示されている標準的な設計のものであつ
て、該マルチバイブレータは、これらの遷移のそ
れぞれに対応して、出力１８Ｃにパルスを生成す
る。したがつて、ゼロ交差検出回路の出力１８Ｃ
の信号はパルス列であり、各パルスは、Ａ相とＢ
相間の相対的電圧の実質的なゼロ交差にそれぞれ
対応する。
ライン１８Ｃにあらわれるパルス列は、ラツチ
１９のクロツクCKの入力１９Ａに接続され、該
ラツチ１９はＤ形のフリツプフロツプである。フ
リツプフロツプ１９のＤ入力１９Ｂは、この実施
例の場合、入力信号回路２０に接続され、この入
力信号回路は、手動操作されるスイツチＳ１およ
びプルアツプ抵抗器Ｒ３からなる。示された形式
の場合、ターンオン信号は、ライン２０Ｓのロウ
レベルに対応し、一方、ターンオフ信号は、ライ
ン２０Ｓのハイレベルに対応する。また、トグル
形フリツプフロツプをＤ形のフリツプフロツプの
かわりに使用することもできる。この場合には、
フリツプフロツプの入力は、図示のスイツチＳ１
の代りに瞬間接触スイツチによつて与えられる。
さらに、ターンオン信号をラツチの入力１９Ｂに
与えるために、マイクロプロセツサ、または類似
の制御システムの出力を使用することもできる。
このようにすることによつて、電源１０の出力を
検出し、電源１０がオンにされたときにはいつで
も、ライン２０Ｓにターンオン信号を与える可能
性が付加される。ラツチ出力１９Ｃは、リレーコ
イル遅延・駆動回路２２に、図示のように与えら
れる。リレーコイル遅延・駆動回路２２は、トラ
ンジスタＱ１を備え、該トランジスタＱ１はトラ
イアツクＱ２のターンオンを制御する。リレーコ
イル遅延・駆動回路２２内の個々の抵抗器の値は
この技術に熟練する人によつて、容易に選択され
る。したがつて、表示する必要はない。図示され
る形式の場合、リレーコイル遅延・駆動回路２２
の遅れは、比較器少ない。しかし、前述されてい
るように、遅れは、高速スイツチングのリレーの
場合には、並列に接続されている半導体スイツチ
ングユニツトがオンになる前にはリレー接点対が
閉路しないことを保証するように、含まれておれ
ばよい。
フリツプフロツプの出力１９Ｃはまた、Ａ＋Ｂ
相遅延・駆動回路２４の入力２４Ｃに接続され
る。入力２４Ｃは、タイマ手段５０（たとえば、
タイプ５５５のタイマー集積回路および類似のも
の）に、ダイオード４２Ｘ，４２Ｙ、可変抵抗器
４４Ｘ，４４Ｙ、固定のタイミング用抵抗器４
６、およびタイミング用キヤパシタ４８を介して
接続される。ダイオード４２Ｘ，４２Ｙは、ハイ
レベルからロウレベル、ロウレベルからハイレベ
ルへのライン１９Ｃの遷移のための時定数を別々
に調整することを可能にする。このように、これ
らのダイオードはＡ＋Ｂ相遅延・駆動回路２４
に、ターンオフの遅れと異なるターンオンの遅れ
をもたせることを可能にする。すなわち、これら
のダイオードによつて、第２図のタイミング図に
示される遅れにしたがうタイミング遅れを設定す
ることができる。
タイミング回路５０の出力は、反転用のシユミ
ツトトリガとして作用され、第２のタイミング回
路５４（たとえば、INTERSIL7555のタイマ集
積回路を基本回路とするもの、または類似のも
の）へ、バイポーラ接合トランジスタ５２を介し
て転送される。タイマ回路５４は、それが非常に
高い周波数でFET５６を繰返しターンオン・オ
フするように、種々の抵抗器やキヤパシタが図示
のように配置されている。FET５６と並列に、
抵抗器６２と緩衝（snubber）キヤパシタ６０が
配置され、さらに並列抵抗器５８を経て接地され
る。FET５６のオンおよびオフは、トランスの
１次巻き線６４中の磁界を繰り返し生成し、消滅
させる。１次巻き線６４は、半導体スイツチング
ユニツト１６Ａ，１６Ｂを制御し、各半導体スイ
ツチングユニツトは、４つのシリコン制御整流器
の２つ１６Ａ１と１６Ａ２、または１６Ｂ１と１
６Ｂ２を有する。各半導体スイツチングユニツト
が、２つの逆並列接続のシリコン制御整流器とし
て示されているが、その代り、単一の３端子装置
（たとえばトライアツクおよび類似のもの）を使
用することもできる。ただし、この場合には、印
加されるdv／dtが、トライアツクのdv／dtのタ
ーンオン点以下でなければならない。たとえば、
制御整流器１６Ｂ２を考えると、１次巻き線６４
の磁界の消滅によつて、電流が、２次巻き線６６
から制御整流器１６Ｂ２のゲートへ、ダイオード
６８および電流分流の抵抗器７０を経て流れる。
この配列は、他の制御整流器に対しても同様であ
る。その結果、制御整流器は、制御整流器のいず
れもが保持電流以下の任意の瞬間的な電流レベル
によつてターンオフされない程度に高い周期数で
繰り返しターンオンされる。すなわち、タイミン
グ回路５４は、電源１０の周波数よりも高い周波
数で発振するように構成され、これにより、
FET５６が繰り返しターンオン、オフされるか
ぎり、制御整流器１６Ａ１，１６Ａ２，１６Ｂ
１，１６Ｂ２は、効果的にオンに維持される。
図示の如く、フリツプフロツプの出力１９Ｃは
さらに、Ｃ相遅延・駆動回路２６の入力２６Ｂに
接続される。Ｃ相遅延・駆動回路２６は、ブロツ
クとして簡単に示され、この遅延・駆動回路はＡ
＋Ｂ相遅延・駆動回路２４にほぼ同一に形成され
ている。ただし、ターンオンの遅れ時間が、Ａ＋
Ｂ相遅延・駆動回路２４に示される抵抗器例えば
４４Ｘ，４４Ｙによつて定められる値と別の値を
有する点のみがＡ＋Ｂ相遅延・駆動回路と異つて
いる。加えて、Ｃ相遅延・駆動回路２２の出力
は、２つの制御整流器１６Ｃ１，１６Ｃ２のみを
ターンオンするから、２つの２次巻こ線（Ａ＋Ｂ
相遅延・駆動回路２４の巻き線６６のような）の
みが、Ｃ相遅延・駆動回路２６に含まれる必要が
ある。
第４図は、本発明の動作原理を示すために有用
ないくつかの波形を示している。しかし、出願人
は特定の理論に束ばくされないことを理解して頂
きたい。とくに、第４図Ａは、正弦曲線の電圧波
形Ｖを示す。第４図Ｂは、電流波形を示し、これ
は、第４図Ａの電圧Ｖをインダクタンスにに与え
ることによつて得られ、時刻taの原点でスタート
する。誘導性負荷の積分特性によつて、第４図Ａ
の領域Ａ１に比例するDCオフセツトが得られる。
しかし、もし電圧が、時刻tbまでにインダクタに
与えられないと、第４図Ｃに示されるように、生
成される電流I2にはDCオフセツトは存在しない。
電圧Ｖを（正または負の極性の）ピーク電圧値に
対応する時刻tbで最初に誘導性負荷に与えると、
A2，A3のような、一連の正，負の領域が互いに
打ち消し合つて、領域A1から電流I2への寄与は存
在しないので、得られる電流のDCオフセツトは
除かれる。同様に、もし電圧Ｖが、電圧ピーク以
外の任意の時刻に誘導性負荷Ｌに与えられると、
少なくともある程度のDCオフセツトは存在する。
したがつて、電圧波形を誘導性負荷に与えると、
リレー接点および／または、（電圧を負荷にスイ
ツチオンするのに使用される）固体装置は、AC
電流に加えてDCオフセツト電流に耐えるように
設計されなければならない。もし電圧波形Ｖが第
４図Ａに示される正弦曲線のかわりに、矩形波で
あつても、ゼロ交差のあと位相が90゜遅れたとき
に、初めて電圧を誘導性負荷に与えることによつ
て、DCオフセツトを最小限に、または除去する
ことができる。電圧入力が矩形波の場合、対応す
る電流波形は三角形で、DCオフセツトは、電圧
を印加する時刻の位相とゼロ交差後の90゜の位相
との間の位相差の関数として変化することは容易
にわかる。
第４図の原理は、第２図Ｅに示されるように、
電圧VA-Bのゼロ交差の後、位相が90゜変化した時
刻で半導体スイツチングユニツト１６Ａ，１６Ｂ
をターンオンすることの利点を説明するのに、有
用である。ゼロ交差の後、位相が170゜変化した時
刻で、半導体スイツチングユニツト１６Ｃをター
ンオンすることの重要性は、それほど明らかでは
ないが基本的には同じ考え方から出発する。本質
的には、ゼロ交差の後、位相が約170゜変化した時
刻で、半導体スイツチングユニツト１６Ｃをター
ンオンすることによつて、Ｂ相電圧VBに相対的
なＣ相電圧VCによつて生成されるDCオフセツト
電流を、Ａ相電圧VAに相対的なＣ相電圧VCによ
つて生成される。逆向きで大きさがほぼ等しい
DCオフセツト電流に釣合わせることによつて、
DCオフセツト電流が最小になる。すなわち、ゼ
ロ交差から位相が90゜変化した時刻で、半導体ス
イツチングユニツト１６Ａ，１６Ｂをターンオン
し次に、ゼロ交差から位相が170゜変化した時刻で
半導体スイツチングユニツト１６Ｃをターンオン
するという望ましいシーケンスは、Ｂ相電圧波形
VBがＡ相電圧波形VAより120゜遅れ、Ｃ相電圧波
形VCがＢ相電圧波形VBより120゜遅れているとい
う標準の条件のもとで、電源１０によつて生成さ
れるDCオフセツトを最小にする。
【図面の簡単な説明】
第１図は、本発明を遂行するための回路ブロツ
ク図である。第２図は、第１図のシーケンス動作
を示すタイミング図である。第３図は、第１図の
ブロツク図を遂行するための、具体的な回路図で
ある。第４図は、本発明の原理を理解するのに有
用な波形を示すタイミング図である。 １０……ACの電源、１２Ａ，１２Ｂ，１２Ｃ
……ハイブリツドコンタクタ、１５Ａ，１５Ｂ，
１５Ｃ……リレー接点対、１５Ｄ……リレーコイ
ル、１６Ａ，１６Ｂ，１６Ｃ……半導体スイツチ
ングユニツト、１７……制御回路、１８……ゼロ
交差検出回路、１９……ラツチ（回路）、２０…
…入力信号回路、２２，２４，２６……遅延・駆
動回路。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも１つのスイツチングデバイスを含
    むスイツチングユニツトと並列に接続された一対
    のリレー接点を有し、少なくとも１つの出力ライ
    ンをもつAC電源の該少なくとも１つの出力ライ
    ンを、少なくとも１つの入力ラインをもつ誘導性
    負荷の該少なくとも１つの入力ラインにスイツチ
    ング可能に電気的に接続する第１のハイブリツド
    コンタクタを操作できるように該ハイブリツドコ
    ンタクタに接続されている制御回路を含むスイツ
    チング回路を経由して前記AC電源から前記誘導
    性負荷へ流れる電流を制御する、ハイブリツドコ
    ンタクタの制御方法において、 (a) ターンオン信号を発生し、 (b) 前記AC電源の出力ラインからの相対的な
    波形を検知し、 (c) 前記相対的な波形に基づく指示信号を発生
    し、 (d) 前記ターンオン信号に応答し、かつ、前記
    誘導性負荷の積分特性によつて最小のDCオ
    フセツト電流を発生させるように、前記検知
    した相対的な波形によつて定められる、該波
    形のゼロ交差以外の時点において、前記第１
    のハイブリツドコンタクタのスイツチングユ
    ニツトをオン状態に切替え、そして (e) 前記のスイツチングユニツトがオン状態に
    入つた後にのみ前記第１のハイブリツドコン
    タクタの一対のリレー接点を、閉路状態にな
    るように切替え、 これによつて、電流をターンオンするステツプ
    と、 (a) ターンオン信号を発生し、 (b) 前記第１のハイブリツドコンタクタの一対
    のリレー接点を、前記ターンオフ信号に応答
    して開路状態に切替え、 (c) 前記一対のリレー接点が開路された後にの
    み、前記第１のハイブリツドコンタクタのス
    イツチングユニツトをオフ状態に切替えて、
    前記AC電源から誘導性負荷への電流を止め、 これによつて、電流をターンオフするステツプ
    からなるハイブリツドコンタクタの制御方法。 ２ ３相AC電源の３つの出力ラインである第１、
    第２、第３の出力ラインのうちの、それぞれ対応
    する１つの出力ラインを、誘導性負荷の３つの入
    力ラインである第１、第２、第３の入力ラインの
    うちの対応する１つの入力ラインに、スイツチン
    グ可能に電気的に接続し、少なくとも１つのスイ
    ツチングデバイスを含むスイツチングユニツトに
    並列に接続された一対のリレー接点をもつ、それ
    ぞれ第１、第２、第３のハイブリツドコンタクタ
    を操作することができるように該コンタクタに接
    続される制御回路を備えたスイツチング回路を経
    て、前記３相AC電源の３つの出力ラインから、
    前記誘導性負荷の３つの入力ラインへの電流を制
    御する方法であつて、電流のターンオンは、 第１のハイブリツドコンタクタのスイツチング
    ユニツトがスイツチオンするのと同じ時刻で、か
    つゼロ交差でない時刻に第２のハイブリツドコン
    タクタのスイツチングユニツトをオン状態に切替
    えるステツプと、 第２のハイブリツドコンタクタのスイツチング
    ユニツトがオン状態になつた以後にのみ第２のハ
    イブリツドコンタクタの一対のリレー接点を閉路
    状態に切替えるステツプと、 前記第１、第２のハイブリツドコンタクタのス
    イツチングユニツトがスイツチオンした後で、か
    つ前記誘導性負荷の積分特性によつて最小のDC
    オフセツト電流が生成されるように選択された時
    点で、第３のハイブリツドコンタクタのスイツチ
    ングユニツトをオン状態に切替えるステツプと、 第３のハイブリツドコンタクタのスイツチング
    ユニツトがオン状態になつた後にのみ第３のハイ
    ブリツドコンタクタの一対のリレー接点を閉路状
    態に切替えるステツプを更に含み、 電流のターンオフは、 ターンオフ信号が発生すると、各ハイブリツド
    コンタクタの一対のリレー接点を該ターンオフ信
    号に応答して開路状態に切替えるステツプと、 各々のスイツチングユニツトを、それに並列に
    接続されている一対のリレー接点が開路した後に
    のみオフ状態に切替えるステツプを更に有する特
    許請求の範囲第１項の記載の方法。 ３ 第１および第22のハイブリツドコンタクタの
    スイツチングユニツトをスイツチオンさせるステ
    ツプが、AC電源の第１および第２の出力ライン
    の間の相対的な電圧である、検知された電圧波形
    の半サイクルのほぼピークで起り、第３のハイブ
    リツドコンタクタのスイツチングユニツトをスイ
    ツチオンさせるステツプは検知された相対電圧の
    半サイクルの、前記第１、第２のハイブリツドコ
    ンタクタがスイツチングされたピーク以後約80゜
    で起こる特許請求の範囲第２項に記載の方法。 ４ 前記第１、第２、第３のハイブリツドコンタ
    クタのリレー接点の対を閉路するためにリレーコ
    イルを励磁するステツプを更に有し、このリレー
    コイルの励磁は、第１、第２のハイブリツドコン
    タクタのスイツチングユニツトをスイツチオンさ
    せる以前に行われ、その結果生ずるリレー接点の
    対閉路は、第３のハイブリツドコンタクタのスイ
    ツチングユニツトのスイツチオンの後まで起らな
    い特許請求の範囲第３項記載の方法。 ５ 指示信号は、各々のパルスが前記検知された
    相対的な電圧のゼロ交差に対応するパルス列であ
    り、そしてこのパルス列を、前記ターンオン信号
    と前記ターンオフ信号を記憶装置に繰返しラツチ
    させるためのクロツク信号として使用するステツ
    プをさらに含む特許請求の範囲第３項記載の方
    法。 ６ 第１、第２、第３のハイブリツドコンタクタ
    のスイツチングユニツトをスイツチングさせるス
    テツプは、それぞれ所定の遅延期間だけラツチさ
    れた信号を遅延させ、前記遅延期間経過後スイツ
    チングユニツトの状態をスイツチングさせ、そし
    て少なくとも１個の半導体スイツチングユニツト
    に対して、オフ状態からオン状態へのスイツチン
    グの遅延期間をオン状態からオフ状態へのスイツ
    チングの遅延期間とは異なるように設定すること
    により達成される特許請求の範囲第５項記載の方
    法。 ７ 指示信号は、各々のパルスが前記の検知され
    た相対的な波形のゼロ交差の発生によつて生ずる
    パルス列である特許請求の範囲第１項または第２
    項記載の方法。 ８ 前記ターンオン信号と前記ターンオフ信号を
    記憶装置に繰返しラツチさせるステツプを更に含
    む特許請求の範囲第１項ないし第３項のいずれか
    １項に記載の方法。 ９ 第１、第２のハイブリツドコンタクタのスイ
    ツチングユニツトをスイツチオンさせるステツプ
    は、AC電源の第１と第２の出力ラインの間の相
    対的な電圧である前記の検知された波形のゼロ交
    差後約90゜で起り、第３のハイブリツドコンタク
    タのスイツチングユニツトをスイツチオンするス
    テツプは、前記の検知された相対的な電圧のゼロ
    交差後約170゜で起こる特許請求の範囲第２項に記
    載の方法。 １０ 指示信号が、各々のパルスが前記相対的な
    電圧のゼロ交差に対応するパルス列であり、前記
    ターンオン信号とターンオフ信号を記憶装置に繰
    返しラツチさせるために、前記パルス列をクロツ
    ク信号として使用するステツプを更に含み、第
    １、第２、第３のハイブリツドコンタクタのスイ
    ツチングユニツトをスイツチングさせるステツプ
    は、所定の遅延期間だけラツチされた信号を遅延
    させ、前記遅延期間経過後スイツチングユニツト
    の状態をスイツチングさせ、少なくとも１つのス
    イツチングユニツトに対して、オフ状態からオン
    状態にスイツチングさせるための遅延期間をオン
    状態からオフ状態へスイツチングさせるために設
    定される遅延期間と異なるように設定することに
    よつてそれぞれ達成される特許請求の範囲第９項
    記載の方法。 １１ ３相のAC電源の第１、第２、第３の出力
    ラインから誘導性負荷のそれぞれ対応する第１、
    第２、第３の入力ラインへ電力をスイツチング可
    能に供給する少なくとも１つのスイツチング回路
    を有する回路システムであつて、 各々がAC電源の異なつた出力ラインを誘導性
    負荷の対応する異なつた入力ラインに独立にスイ
    ツチ可能に電気的に接続させる２つのスイツチン
    グ手段と、 AC電源の３つの出力ラインのうち２つの出力
    ラインの間の相対的な電圧を検知する検出回路
    と、ターンオン信号を発生させる指示信号回路を
    備え、ターンオン信号に応答し、かつ、誘導性負
    荷の積分特性によつて最小のDCオフセツト電流
    を生じさせるように検知された相対的な電圧によ
    つて定められる時点において前記２つのスイツチ
    ング手段のうちの最初に開路するスイツチング手
    段を閉路させ、さらに、誘導性負荷の積分特性に
    よつて最小のDCオフセツト電流を生じさせるよ
    うに、前記２つのスイツチング手段のうちの前記
    最初に閉路するスイツチング手段が閉路した後の
    時点で、前記２つのスイツチング手段のうちの２
    番目に閉路するスイツチング手段を閉路させる制
    御回路を含む、ハイブリツドコンタクタの制御回
    路。 １２ 検出回路がゼロ交差検出器であり、制御回
    路は前記相対的な電圧のゼロ交差後約90゜で最初
    に閉路するスイツチング手段を閉路させる特許請
    求の範囲第１１項記載の回路。 １３ 前記制御回路は前記相対的な電圧のゼロ交
    差後約170゜で２番目に閉路するスイツチング手段
    を閉路させるように構成されている特許請求の範
    囲第１２項記載の回路。 １４ 前記制御回路は、最初に閉路するスイツチ
    ング手段の閉路に約90゜先立つゼロ交差と同じゼ
    ロ交差より約170゜後に２番目に閉路するスイツチ
    ング手段を閉路させるように構成されている特許
    請求の範囲第１３項記載の回路。 １５ 制御回路は検知した相対的な電圧の半サイ
    クルのピークで最初に閉路するスイツチング手段
    を閉路させる特許請求の範囲第１１項記載の回
    路。 １６ 前記制御回路は少なくとも２つの遅延・駆
    動回路を更に有し、各々の遅延・駆動回路は前記
    検出回路からの前記指示信号と、前記入力信号回
    路からの前記ターンオン信号との両信号を入力す
    るように接続され、また、各々の遅延・駆動回路
    は前記２つのスイツチング手段の接続された一方
    は閉路信号を供給するように動作することがで
    き、各々の閉路信号は前記指示信号から所定の遅
    れの後に発生する特許請求の範囲第１２項記載の
    回路。 １７ 前記２つのスイツチング手段の各々は、一
    対のリレー接点を有するハイブリツドコンタクタ
    であり、該一対のリレー接点は、少なくとも１つ
    の半導体スイツチを有しかつ付随する半導体スイ
    ツチングユニツトに並列に接続され、前記制御回
    路は一対のリレー接点を閉路する前に、付随する
    半導体スイツチングユニツトを最初に閉路するこ
    とによつて各々のスイツチング手段を閉路し、前
    記入力信号回路はターンオフ信号を発生させ、前
    記制御回路は、リレー接点の各対に、並列に接続
    されている半導体スイツチングユニツトが開く前
    に該リレー接点の対を開路させて前記２つのスイ
    ツチング手段を開路させることにより前記ターン
    オフ信号に応答し、制御回路はリレーコイル遅
    延・駆動回路を更に有する、特許請求の範囲第１
    ６項記載の回路。 １８ ２つの遅延・駆動回路は各々、付随する半
    導体スイツチを開路させる開路信号を発生させる
    ことにより、ターンオフ信号に応答する特許請求
    の範囲第１７項記載の回路。 １９ 前記検知された相対的な電圧はAC電源の
    第１、第２の出力ラインの間の相対的な電圧であ
    り、前記最初に閉路するスイツチング手段はAC
    電源の第１の出力ラインを誘導性負荷の第１の入
    力ラインにスイツチング可能に電気的に接続し、
    そして前記２番目に閉路するスイツチング手段は
    AC電源の第３の出力ラインを誘導性負荷の第３
    の入力ラインにスイツチング可能に電気的に接続
    する特許請求の範囲第１８項記載の回路。 ２０ 前記スイツチング回路は、AC電源の第２
    の出力ラインを誘導性負荷の第２の入力ラインに
    スイツチング可能に電気的に接続する更に１つの
    ハイブリツドコンタクタをさらに有し、前記更に
    １つのハイブリツドコンタクタは少なくとも１つ
    の半導体スイツチを含む半導体スイツチングユニ
    ツトに並列な一対のリレー接点を有し、前記制御
    回路は、一対のリレー接点を閉路する前に、付随
    する半導体スイツチングユニツトを最初に閉路す
    ることにより、前記更に１つのハイブリツドコン
    タクタを閉路する特許請求の範囲第１９項記載の
    回路。 ２１ 前記制御回路はさらに、前記の最初に閉路
    するスイツチング手段の前記半導体スイツチング
    ユニツトの開路、閉路と同時に前記更に１つのハ
    イブリツドコンタクタの半導体スイツチングユニ
    ツトをそれぞれ閉開させるように動作する特許請
    求の範囲第２０項記載の回路。 ２２ 制御回路は、ターンオン信号またはターン
    オフ信号の存在に依存する状態にラツチするため
    に前記指示信号によつてクロツクされるラツチ回
    路を更に有し、該ラツチ回路の出力は２つの遅
    延・駆動回路とリレーコイル遅延・駆動回路の
    各々の入力に接続される、特許請求の範囲第２１
    項記載の回路。 ２３ 前記指示信号は相対的な電圧のゼロ交差に
    対応するパルス列である特許請求の範囲第２２項
    記載の回路。 ２４ 各々の半導体スイツチングユニツトが一対
    の逆並列に接続された制御整流器である特許請求
    の範囲第２３項記載の回路。 ２５ 制御回路が、最初に閉路するスイツチング
    手段を前記相対的な電圧のゼロ交差後90゜だけ遅
    れた位相で閉路し、２番目に閉路するスイツチン
    グ手段をさらに80゜だけ遅れた位相で閉路する特
    許請求の範囲第２３項記載の回路。
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