JPH03119410A - クロック信号供給装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部記憶機器を備えた情報処理装置内の中央
処理装置（ＣＰＵ）に対してクロック信号を供給するク
ロック信号供給装置に関するものである。

〔従来の技術〕

情報処理装置の処理速度はＣＰＵクロックのスピード（
周波数）に大きく依存しており、速いＣＰＵクロックで
動作する情報処理装置が次々と開発されている。クロッ
ク信号供給装置は、情報処理装置に応じた所定周波数の
ＣＰＵクロックを出力するものであり、通常は、発振回
路および分周回路を備えている。

〔発明が解決しようとする課題〕

ところで、情報処理装置において、フロッピーディスク
ドライブ装置等の外部記憶機器をアクセスするときに、
通常はソフトウェアループを用いたウェイト時間をとる
必要がある。この場合のウェイト時間は、ループ回数が
同じであれば、ＣＰＵクロックのスピードに依存する。

すなわち、ＣＰＵクロックが速ければウェイト時間は短
く、ＣＰＵクロックが遅ければウェイト時間が長くなる
。

そのため、ＣＰＵクロックスピードが異なる別の情報処
理装置のために作られたアプリケーションソフトウェア
を利用しようとする場合、ウェイト時間はそのアプリケ
ーションソフトウェアが意図したウェイト時間とは異な
るものとなってしまうという問題があった。特に、ＣＰ
Ｕクロックスピードが速いために、フロッピーディスク
ドライブ装置のアクセスに必要なウェイト時間を満たす
ことができなくなってしまう場合には、そのアプリケー
ションソフトウェアが適用できなくなってしまう。

本発明の課題は、このような問題点を解消することにあ
る。

〔課題を解決するための手段〕

上記課題を解決するために、本発明のクロック信号供給
装置は、外部記憶機器を作動状態に保持するためにＣＰ
Ｕからの命令に基づいて外部記憶機器コントローラから
出力される選択信号の有無を監視し、選択信号が出力さ
れている間はＣＰＵに供給するクロック信号の周波数を
低下させる回路を備えているものである。

〔作用〕

外部記憶機器コントローラから外部記憶機器をアクセス
するための選択信号が出力されると、クロック信号供給
装置がこれを検出して自己が出力しているＣＰＵクロッ
クの周波数を低下させる。

〔実施例〕

第１図は、本発明の一実施例であるクロック信号供給装
置を含む情報処理装置の構成を示すブロック図である。

ＣＰＵ１には、パスライン２を介してメモリユニット３
、フロッピーディスクコントローラ（ＦＤＣ）４および
入出力機器用インターフェース５が接続されている。メ
モリユニット３は、読出専用メモリ６と読出書込メモリ
７を備えている。入出力機器用インターフェース５は、
キーボード、ＣＲＴデイスプレィ等といった種々の入出
力機器８をＣＰＵＩの指令に基づいて制御する回路であ
る。

ＦＤＣ４は、外部記憶機器である２台のフロッピーディ
スクドライブ装置（ＦＤＤ）９．１０を制御する回路で
ある。信号線１３．１４はそれぞれＦＤＤ９および１０
をアクセスするための信号線であり、ＦＤＣから与えら
れる信号線１３．１４上の信号がローレベルのとき（以
後、このレベル状態を選択信号が出力されているときと
する）に、それぞれ対応するＦＤＤ９または１０がアク
セス状態とな・る。

クロック信号供給装置１１は、ＣＰＵＩに対して２４　
Ｍ　Ｈｚまたは１６　Ｍ　Ｈｚのいずれかの周波数のＣ
ＰＵクロックを与える装置である。クロック信号供給装
置１１は、４８ＭＨｚのクロックパルスを出力する発振
回路１２と、論理回路の組み合わせによる分周回路とで
構成されている。分周回路は、フリップ・フロップ回路
（ＦＦ回路）１５〜１７、アンド回路１８、オア回路１
９および負論理入力のオア回路２０によって構成され、
前述した選択信号の有無によって１／２分周または１／
３分周が択一的に選択される。１７２分周が選択された
ときには、出力されるＣＰＵクロックの周波数は２４Ｍ
Ｈｚ、１／３分周のときには１６　Ｍ　Ｈｚとなる。

つぎに、本実施例の動作、特にクロック信号供給装置１
１の動作を中心に第２図の波形図を用いて説明する。第
２図（Ａ）は発振回路１２が出力する４　８　Ｍ　Ｈｚ
のクロック信号を、同図（Ｂ）はクロック信号供給装置
１１が出力するＣＰＵクロックを、同図（Ｃ）および（
Ｄ）はそれぞれＦＤＣ４から信号線１３および１４に出
力される信号を、同図（Ｅ）はＦＦ回路１５の出力信号
をそれぞれ示している。

ＦＤＤ９および１０がアクセスされていないとき、すな
わち、区間Ｔ１で示されるように信号線１３．１４に現
れる信号レベルがいずれもノ＼イレベルのとき（選択信
号が出力されていないとき）には、オア回路２０の出力
がローレベルである。

したがって、第２図（Ｅ）に示すようにＦＦ回路１５の
出力Ｑもローレベルとなっており、そのために、ＦＦ回
路１６の出力Ｑの状態にかかわらずアンド回路１８の出
力は常にローレベルである。

この状態では、発振回路１２から出力された４８ＭＨｚ
のクロック信号が、オア回路１９とＦＦ回路１７とで１
／２分周され、第２図（Ｂ）に示されるように２４　Ｍ
　ＨｚのＣＰＵクロックとして出力される。

時刻ｔ１でＦＤＤ９がアクセスされて信号線１３に選択
信号が出力されると（信号線１−３上の信号レベルがロ
ーレベルになると）、オア回路２０の出力はハイレベル
となり、ＦＦ回路１５の出力Ｑは第２図（Ｅ）に示すよ
うに発振回路１２の４８　Ｍ　Ｈｚと同期をとって時刻
ｔ２においてローレベルからハイレベルに移る。ＦＦ回
路１５の出力Ｑがハイレベルになると、アンド回路１８
のゲートが開いたことになり、その出力はＦＦ回路１６
の出力Ｑと常に一致したものとなる。しだがって、ＦＦ
１６．１７、アンド回路１８およびオア回路１７によっ
て１／３分周回路が構成され、クロック信号供給装置１
１から出力されるＣＰＵクロックの周波数は、第２図（
Ｂ）に示されるように１６ＭＨｚとなる。この状態は、
ＦＤＤ９がアクセスされている間、すなわち信号線１３
に選択信号が出力されている間は保持され、選択信号の
出力が停止した時点で、再び２４　Ｍ　ＨｚのＣＰＵク
ロックに切り替わる。

ＦＤＤＩＯがアクセスされた場合もＦＤＤ９のときと同
様に、クロック信号供給装置１１が出力するＣＰＵクロ
ックの周波数が１６ＭＨｚに切り替わる。

なお、本実施例では、外部記憶機器としてＦＤＤを用い
た場合を示したが、アクセスの際にコントローラから選
択信号が出力される外部記憶機器であれば、本発明を適
用することができる。適用可能な外部記憶機器として、
たとえばハードディスクドライブ装置等がある。

また、外部記憶機器をアクセスしているときのＣＰＵク
ロックの周波数をどの程度低くするかは、アクセスプロ
グラム上で必要とするウェイト時間を満足するように設
定すればよい。

〔発明の効果〕

以上説明したように、本発明のクロック信号供給装置に
よれば、外部記憶機器がアクセスされているときにはＣ
ＰＵクロックのスピードが低下するので、速いＣＰＵク
ロックで動作する情報処理装置であっても、外部記憶機
器に対するアクセスプログラム上で必要とするソフトウ
ェアループによるウェイト時間を十分に満足させること
ができ、安定したアクセスが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その動作を示す波形図である。 １・・・ＣＰＵ、４・・・ＦＤＣ，９，１０・・・ＦＤ
Ｄ。 １１・・・クロック信号供給装置、１２・・・発振回路
、１５．１６．１７・・・ＦＦ回路、１８・・・アンド
回路、１９．２０・・・オア回路。

Claims (1)

1. 【特許請求の範囲】 １、外部記憶機器コントローラを介して動作制御される
   外部記憶機器を備えた情報処理装置内の中央処理装置に
   対してクロック信号を供給するクロック信号供給装置に
   おいて、 前記外部記憶機器を作動状態に保持するために前記中央
   処理装置からの命令に基づいて前記外部記憶機器コント
   ローラから出力される選択信号を監視し、選択信号が出
   力されている間は前記中央処理装置に供給するクロック
   信号の周波数を低下させる回路を備えていることを特徴
   とするクロック信号供給装置。 ２、前記周波数低下回路は、前記選択信号を入力するこ
   とによって分周比が上がる分周回路であることを特徴と
   する請求項１記載のクロック信号供給装置。