JP2510311B2 - インタフェ―ス制御システム - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はインタフェース制御システムに係り、特にイ
ンタフェースを介してデータアクセスを制御するクロッ
ク信号のタイミング関係を制御するシステムに係る。本
発明は高速中央処理装置が「拡張インタフェース」のよ
うな標準仕様の低速拡張装置をアクセスするのに用いら
れるコンピュータシステムの応用に特に適している。

コンピュータユーザは特別な目的の為拡張インタフェ
ースを有することを屡々望む。この理由の為、多くのコ
ンピュータシステムは拡張インタフェースに接続する拡
張バスを有する。さらに、拡張インタフェースが多くの
コンピュータシステムと互換性をとるため拡張インタフ
ェースを通常標準仕様を有するよう設計される。かかる
仕様は例えば所定のタイミング関係及び要件を含む。

拡張インタフェースとの通信を容易にするよう、イン
タフェースがアクセスされる間、標準クロックはかかる
インタフェースの為決められ、インタフェースの標準サ
イクルは標準クロックサイクルのプリセット数として決
められる。原理的に、標準サイクルの終りで、中央処理
装置（CPU）はインタフェースへデータアクセスを完了
した後、そのサイクルを終了する。

標準仕様の拡張インタフェースは通常低速である。よ
り高速のCPUの出現で、CPUサイクルはかかる低速拡張装
置用の標準サイクルの終りでは終了しない。かかる場
合、かかるCPUを用いるコンピュータシステムは拡張イ
ンタフェースと完全に互換性はない。これはかかるイン
タフェースが用いられる場合、コンピュータシステムの
効率にたんに影響しないが、システムを誤動作させる。

従って、上記の問題を軽減するインタフェース制御シ
ステムを提供することが望ましい。

本発明のインタフェース制御システムは、データアク
セス用の標準サイクルを有するインタフェースを介して
データアクセスを制御する。システムはコントローラ
と、インタフェースへインタフェースクロック信号を印
加する手段と、コントローラクロック信号を発生する手
段とよりなる。インタフェース信号はそれが標準サイク
ルの終りで論理状態を変えるような周波数及び位相を有
する。コントローラクロック信号はインタフェースクロ
ック信号より高い周波数である。システムはさらに標準
サイクルの終りで状態を変える出力を提供するようクロ
ック信号を調整し、又インタフェースを介してデータア
クセスを可能とするよう該出力をコントローラへ印加す
る手段よりなる。

実施例 第１図は典型的標準拡張インタフェースをアクセスす
る信号のタイミング関係を示すタイムチャートである。
第１図に示す如く、標準クロックは４つの標準クロック
サイクルが標準サイクルを形成する標準拡張インタフェ
ースをアクセスするクロック信号である。状態（例えば
命令）信号は標準拡張インタフェースに印加される読出
／書込信号である。インタフェースをアクセスする為
に、状態信号は第１図のTwsとして示す十分な期間又は
幅を有さなければならない。第１図のアドレス信号はそ
のアクセスが所望される標準拡張インタフェースのアド
レスを伝える。データ信号は標準拡張インタフェースに
蓄積され又はそれから読出されるようデータを搬送す
る。原理的に、標準拡張インタフェースが拡張バス標準
クロックから上記の標準仕様に従う状態及びアドレス信
号を受信する際、標準サイクルの終りでは時間t8で中央
処理装置（CPU）はそれが又標準拡張インタフェースへ
アクセスを完了する時にCPUサイクルを終了しうる。し
かし、従来のコンピュータシステムにより拡張インタフ
ェースをアクセスするよう用いられるインタフェース制
御技術において、CPUサイクル及び標準サイクルは同時
に終了しない。従って、かかる従来のコンピュータシス
テム及び標準拡張インタフェースは完全な互換性はな
い。これはシステム効率に影響し、システムに誤動作を
させる。

第２図から第８図はCPUの従来のインタフェース制御
システムが標準拡張インタフェースをアクセスするよう
用いられる信号のタイミング関係を示すタイムチャート
である。第２図に示す如く、拡張バスを通って標準拡張
インタフェースをアクセスするに要求される信号は標準
仕様に完全に従う。換言すればCPUクロックは標準拡張
インタフェースの標準クロックと同じ周波数及び位相を
有するのみならず、インタフェースクロックは標準クロ
ックと同じ周波数及び位相を有する。インタフェースを
アクセスするCPU及びインタフェースサイクルは標準サ
イクルと同じである。かかる状態において、CPUにより
供給されるアクセス信号は標準拡張インタフェースの仕
様に完全に従う。従って、CPUがCPUサイクルを終える
際、CPUはデータを蓄積又は検索する為インタフェース
をアクセスする。より速いCPUの出現で、かかる速いCPU
が遅い標準拡張インタフェースをアクセススルのに用い
られる際、かかるアクセスを可能にする従来の解決策は
完全に満足ではない。

第３図は如何に高速CPUが従来の技術で標準拡張イン
タフェースをアクセスするかを示すタイムチャートであ
る。第３図に示す如く、CPUクロック及びCPU命令信号は
インタフェースクロック及び命令信号と同じ周波数及び
位相を有する。さらに標準サイクルが時点t8で終結する
際、またCPU/インタフェース命令信号の幅又は期間は標
準命令（即ちTwTws）に要求されるものに応じるが、
時点t8でCPU/インタフェースクロックは状態を変えな
い。従って、CPUは、t8以後データを蓄積又は検索する
インタフェースへのそのアクセスを完了する前の時点で
CPUサイクルが終結するまで待たなければならない。

上記のインタフェース制御システムにおいて、インタ
フェースクロックが標準クロックより速いので、システ
ムは後動作する。そのうえ、CPUサイクルは標準サイク
ルと異なる時間で終了する。このゆえ、CPUが二度又は
それ以上連続してインタフェースをアクセスしなければ
ならない際、４つの標準クロックサイクルからなる標準
サイクルが終了した後、CPUは他の４つの標準クロック
サイクルからなる次の標準サイクル中、インタフェース
をアクセスするのをすぐに始められない。これは第３図
から明らかである。換言すれば、CPUは待たなければな
らなず、従って以前のアクセスの後、インタフェースを
アクセスするよう始まる前に、CPUは幾つかのCPUクロッ
クサイクルを無駄にする。これは処理を遅くし、システ
ムの効率を低下させる。

第４図はそれらの周波数及び位相が異なるようにCPU
クロック及びインタフェースクロックが異なる起点を有
するタイムチャートである。第４図に示す如く、たとえ
インタフェースクロックが標準クロックと同じ周波数を
有するとしても、２つのクロックは異なる位相を有す
る。標準サイクルの終りに、たとえCPU/インタフェース
命令の周期又は幅が標準命令用の要件に合うとしても、
CPUクロックが標準サイクルの終りで状態を変えないの
で、t8後CPUがデータアクセスを完了する前で、CPUクロ
ックサイクルの終りまでCPUは待たなければならない。
従って、第３図の場合のようにシステムは効率が悪い。

第５図は通常状態下で、インタフェース及び標準クロ
ックの周波数は同じであるが２つのクロックが異なる位
相を有する従来のインタフェース制御システムを示すタ
イムチャートである。しかし、CPUが標準インタフェー
スをアクセスしている場合、インタフェースクロックの
位相は、時点tP以後、時点tPで調整され、インタフェー
スクロック及び標準クロックは同位相ではない。加え
て、CPUが終結する前に標準インタフェースにアクセス
し或いは時点tQで、インタフェースクロックは通常
「１」から「０」へ変る。インタフェースクロック及び
CPUクロックが同時に「１」から「０」へ下がる為に、
インタフェースクロック信号はインタフェースクロック
が「１」から「０」に下がるようになる時に、時点tRま
で「１」のままとされる。かかる方法により、たとえイ
ンタフェース及びCPUサイクルが同時に終結するとして
も、インタフェースクロックの周波数はそれがもはや一
定でないよう調整されている。従って、インタフェース
システム又はインタフェースシステム外の他の装置が一
定の周波数インタフェースクロックを用いる場合、全シ
ステムは誤動作することがある。さらに、CPUサイクル
及び標準サイクルはシステムは同時に終了しないので、
上記説明の理由で効率的でない。

第６図はインタフェースクロック及び標準クロックが
同じ周波数及び位相を有し、CPUクロックの周波数がイ
ンタフェースクロックの周波数の整数倍である従来のイ
ンタフェース制御システムを示すタイムチャートであ
る。さらに標準クロック、インタフェースクロック及び
CPUクロックは標準サイクルの始め及び終りに同じ位相
を有する。従って、CPUがインタフェースをアクセスし
ている場合、CPUは標準サイクルの終りに一致するCPUサ
イクルの終りにデータを蓄積又は検索する。しかし、か
かる従来又は技術の最大の制限は、CPUクロック信号の
周波数がインタフェースクロック信号の整数倍でなけれ
ばならないということである。CPUクロックシステムの
周波数がインタフェースクロックの整数倍でない場合、
２つの異なるクロックシステムはまだ互換性がない。

第７図は、CPUクロックは通常インタフェースクロッ
クより高い周波数を有するが、CPUクロックはインタフ
ェースクロックと同じ周波数及び位相を有せしめられる
インタフェース制御システムを示すタイムチャートであ
る。これはCPUクロック信号を拡張インタフェースの仕
様に応じさせる。CPUサイクル、インタフェースサイク
ル及び標準クロックサイクルは全て同時に終結する。し
かし、CPUは拡張インタフェースをアクセスする処理と
並行して動作する処理をする場合、CPUがインタフェー
スをアクセスしているCPUサイクル中、CPUクロックが高
い周波数から低い周波数へ変換されるという事実はかか
る並行処理を実行する際の効率をかなり低下させる。

第８図は他の従来技術のインタフェース制御システム
を更に示すタイムチャートである。第８図に示す如く、
インタフェースクロック信号及びインタフェース命令は
標準クロック及び標準命令と実質的に同じである。CPU
クロック信号は高周波数のままである。CPUがインタフ
ェースをアクセスしたい場合、CPUはそのアクセスを始
めないが、CPUクロック信号がインタフェースクロック
（時点t0でのよう）と同相になるまで待ち、CPUサイク
ルは時点tLまで終了しない。かかる方法はCPUを高速CPU
クロック周波数で動作できる様にし、それによりCPUで
の並行処理に悪影響を及ぼさない。インタフェースサイ
クルが時点t8で終了するので、インタフェースバス上に
存在するデータはインタフェースサイクルの終りのt8で
消える。これは、CPUサイクルがインタフェースへのそ
のアクセスを終了及び完了するその時に時点tLよりも早
い。そのため、CPUが時点tLでのCPUサイクルの終りでデ
ータを無事にアクセスしうることを保証するため、一時
的蓄積回路はt8の前の時点でインタフェースバス上に存
在するデータを蓄積するよう設計されなければならず、
これによりCPUは時点tLでのCPUサイクルの後又は前のか
かる一時的蓄積回路からデータをアクセスする。さらに
CPUサイクル及び標準サイクルは同時に終らず、このた
め上記の理由により、システム内での効率を悪くする。

従って、本発明の１つの目的は高速CPU及び標準拡張
インタフェース間の互換性を改善するインタフェース制
御システムを提供するにある。他の目的はほとんどのCP
Uサイクル中、CPUを高速クロック周波数で動作させるイ
ンタフェース制御システムを提供するにある。他の目的
はCPUサイクル、インタフェースサイクル及び標準サイ
クルを同時に終了させるインタフェース制御システムを
提供するにある。本発明の他の目的はインタフェースバ
ス上に存在するデータを蓄積するのに一時的蓄積装置を
必要としないインタフェース制御システムを提供するに
ある。本発明の他の目的及び利点はさらに以下他の図に
より説明する。

第９図は本発明の望ましい実施例を示すインタフェー
ス制御システムの機能ブロック系統図である。第９図に
示す如く、インタフェース制御システム１はクロック信
号の２つのソース即ち：インタフェースクロック発生器
２及び高速クロック発生器３を含む。インタフェースク
ロック発生器２はインタフェースクロック信号を標準拡
張バス４及びインタフェース制御信号発生器５へ供給す
る。高速クロック発生器３は正の高速クロック信号及び
負の高速クロック信号をCPUクロック調整装置６へ供給
する。CPUクロック調整装置６はインタフェース制御信
号発生器５からインタフェースエンド予告信号に応答し
た出力及び高速クロック発生器３から正及び負の高速ク
ロック信号を発生する。CPUクロック調整装置６はその
出力をCPU7,CPU待ち論理8,及びこれらの装置を動作させ
るインタフェース制御信号発生器５へCPUクロック信号
として供給する。

CPU7がローカル装置９又は拡張装置10をアクセスする
ことが望ましい場合、CPU7はCPU状態及びCPUアドレス信
号のような信号をローカル／インタフェースデコーダー
11へ印加する。ローカル／インタフェースデコーダー11
がCPU状態信号をCPUがローカル装置９をアクセスするこ
とを望むようなものであるとデコード及び解釈する場
合、デコーダー11は装置９を開始するようローカルアク
セス信号をローカル装置９へ供給する。

装置９が開始した後、CPU7はCPUデータバスを介して
ローカル装置９からデータを蓄積又は検索するようCPU
クロック信号により動作される。ローカル装置９はCPU7
によりアクセスされる用意がある場合、ローカル装置９
はローカル用意信号をCPU待ち論理８へ供給する。CPU待
ち論理８はローカル装置９から蓄積又は検索処理を完了
させるようCPU7に伝えるCPU用意信号を供給する。ロー
カル装置９をアクセスするかかる技術は従来のものであ
るので、詳細には説明しない。

ローカル／インタフェースデコーダー11が拡張装置10
をアクセスするCPUコマンドとしてCPU状態信号をデコー
ドする場合、デコーダー11はインタフェースアクセス信
号をインタフェース制御信号発生器５へ印加する。デコ
ーダー11からのインタフェースアクセス信号に応じて、
発生器５はインタフェース状態信号（例えばインタフェ
ース命令）を標準拡張バス４へ印加する。インタフェー
ス状態信号はCPU7からのCPU状態信号に応じて得られ、
バス４へ供給される。標準拡張バス４は拡張装置10へイ
ンタフェースクロック信号、インタフェース状態信号及
びインタフェースアドレス信号を供給する。第10A図と
共に以下に詳述する如く、装置10へバス４により供給さ
れるクロック状態（命令）及びアドレス信号のようなア
クセス信号が全て装置10の仕様に合う場合、装置10は、
CPUNがかかるデータを検索するようバス4,インタフェー
スデータバス、データバッファー13を介してCPU（ロー
カル）データバスへCPUにより要求されるデータを供給
する。

本発明は、従来のシステムに存在する幾多の問題が、
CPUサイクルが標準及びインタフェースサイクルと同時
に終わるようCPUクロック信号が調整される点で標準サ
イクル（それは又インタフェースサイクルでもある）中
の所定の時間をとることにより軽減されうるという考察
に基いている。かかる時間以前、CPUはその不変の高速
クロックに応じて機能を続ける。これは、CPU及び拡張
インタフェース間の互換性を確実にし、CPUクロックサ
イクルを損じることなくデータをインタフェースへアク
セスさせる。CPUクロック信号はインタフェースクロッ
クの整数倍である必要はない。標準サイクル（従ってCP
Uサイクル）の大部分に対して、それは所定の時間の前
のサイクルの部分であり、CPUクロック信号はその当初
の高速のままである。従って、拡張インタフェースをア
クセスするのに並行してCPUによって動作される処理は
当初の高速CPUクロックで実行される。従って、かかる
並行処理のCPUの効率は妥協されない。

従って、CPUサイクルの終る前、及びCPUがCPU（ロー
カル）データバスからバッファー13を介してデータを検
索する前に、インタフェース制御信号発生器５はCPUク
ロック調整装置６にインタフェースエンド予告信号を印
加し、装置６にインタフェースサイクルが終ろうとして
いること及びCPUクロック信号は、インタフェースクロ
ック信号と同時に立下がらされる必要があることを知ら
せ、この両方はインタフェースサイクルの終りに（これ
は標準サイクルの終りでもある）発生する。換言すれ
ば、インタフェースエンド予告信号は上記のインタフェ
ースサイクル内の所定の時間を意味する。CPUクロック
調整装置６はインタフェースエンド予告信号に応じてCP
Uサイクルの終る前にCPUクロック信号を調整し、これに
よりCPUサイクルはインタフェースサイクルと同時に終
る。以下により詳細に説明する如く、装置６はCPUサイ
クルの終った後、正の高速クロック及び負の高速クロッ
クの間でCPUクロック信号であるよう選択する。

第10A図はCPU7が装置10をアクセスすることによる処
理を示すタイムチャートである。第10A図において、標
準クロックは拡張装置10をアクセスするクロック標準で
ある。インタフェースクロックは発生器２により標準拡
張バス４へ供給されるインタフェースクロック信号であ
る。CPUクロックは装置６の出力はCPU7へ印加される調
整装置６の出力信号であり、ここでCPUを動作させるCPU
クロック信号である。初めに、装置６は負及び正の高速
クロック間でその出力信号になるよう選択し、第10A図
の実施例で、時点t7の前で正の高速クロックは装置６に
よりその出力になるよう選択される。

第10A図に示す如く、本発明により選択されたインタ
フェースクロックは装置10用の標準クロックと同期す
る。加えて、時点t0から時点tMへ、CPUクロック信号は
その当初の高速を保ち、それはCPUが高速で動作するこ
とを意味する。時点tMから時点t8へ、CPUサイクル及び
インタフェースサイクルが同じ時点t8で終る為に、CPU
クロック信号は論理ハイレベル即ち「１」のままとされ
る。t8からtNへの時間間隔の間、CPUクロック信号が発
生器３により供給される正又は負の高速クロックに再び
従うよう、CPUクロック信号は論理ロー即ち「０」のま
まとされる。

第10A図は高速CPU7がデータを拡張装置10に蓄積又は
これからデータを検索する場合の２つの動作状態の１つ
を示している。第10A図に示す状態は、状態１として下
記に示される。蓄積又は検索は状態２として下記に示す
代替稼動状態下で実行される。

第11A図、第11B図は夫々上記状態１及び２を示す。第
11A図は第10A図のインタフェースクロック、CPUクロッ
ク及びインタフェースエンド予告信号を詳細に示す。第
11A図に示す状態１の動作状態下で、インタフェースエ
ンド予告信号（Ｆ）はインタフェースサイクルが論理ハ
イから論理ローへ下がることにより終ろうとしている切
迫した状態を示す。CPUクロック信号はインタフェース
エンド予告信号が高から低へ下がる前に、論理ハイ即ち
「１」である場合、CPUクロック信号調整装置は第11A図
に点線で示す如くCPUクロック信号が下がらないように
するが、インタフェースサイクルの終りまでその出力が
論理ハイ即ち「１」のままであるようにする。第11B図
は動作状態２を示し、ここで、インタフェースエンド予
告がハイからローへ下がる際、CPUクロック信号は論理
ロー即ち「０」である。この際、調整装置６はCPUクロ
ック信号が論理ローから論理ハイ即ち「１」へ上がるの
を可能にするが、CPUクロック信号はその後「１」のま
まとされ、標準サイクルの終りまで第11B図に点線で示
す如く「０」に下がらない。

CPUサイクルの終了の後、CPUクロック調整装置６が発
生器３から高速クロック信号を追うようその出力信号を
切換える際、再び２つの可能性がある。装置６はその出
力を負の高速クロック又は正の高速クロックに従わせう
る。

第12A図、第12B図は夫々２つの可能性を示す。第12A
図は第10A図の負及び正の高速クロック及びCPUクロック
の拡大図である。第12A図に示す如く、CPUクロック信号
は時点t8でCPUサイクルの終りにハイからローへ下がる
際、負の高速クロックは論理ハイ（即ち、正の高速クロ
ックは論理ロー）であると、CPUクロック信号は、負の
高速クロックが時点tNで論理ローから論理ハイへ上がる
まで、論理ローに維持され、その時点で、装置６はその
出力を負の高速クロックに従わせる。第12B図は第２の
可能性を示し、ここでCPUクロック信号がCPUサイクルの
終りの時点t8で論理ハイから論理ローへ下がる際、負の
高速クロックが論理ロー（即ち、正の高速クロックは論
理ハイ）であると、CPUクロック信号は正の高速クロッ
クが時点tNで論理ローから論理ハイへ変わるまでローの
ままであり、その時点で装置６はその出力を正の高速ク
ロックに従わせる。

第13A図は第９図のCPUクロック調整装置６のより詳細
なブロック系統図である。装置６はクロック出力カミキ
シング回路61,ハイレベルラッチ回路62,第１の選択／許
容回路63,第２の選択／許容回路64及びノットゲート65
を含む。インタフェースエンド予告信号Ｆはハイレベル
ラッチ回路62の入力ｆへ印加される。負の高速クロック
は第１の選択／許容回路63のクロック入力g1へ印加さ
れる。正の高速クロックＧは第２の選択／許容回路64の
クロック入力g2へ印加される。

ハイレベルラッチ回路62,第１及び第２の選択／許容
回路63,64の各出力A,B,Cはクロック出力ミキシング回路
61の入力a,b,cへ夫々印加される。

ラッチ回路の出力Ａもノットゲート65を介して２つの
選択／許容回路のプリセット端子PS1,PS2へ印加され
る。第１の選択／許容回路63は禁止信号Ｉを第２の選択
／許容回路64へ印加する。第３の選択／許容回路64は禁
止信号Ｊを第１の選択／許容回路63へ印加する。

第13A図のCPUクロック調整装置６の動作を第13B図の
回路６の回路系統図及び第13C図のタイムチャートを参
照して説明する。

クロック出力ミキシング回路61の圧力Ｅは装置６の出
力であり、装置６の出力はCPU7に印加されるCPUクロッ
ク信号である。回路61の出力は、回路61が第13B図に示
す如く、単なるオアゲートであるので、信号A,B,Cによ
り決められる。第13B図に示す如く、A,B,Cの１つ又はそ
れ以上がハイの時、回路61の出力はハイ即ち「１」であ
り、全ての３つの入力がローの場合、回路61の出力はロ
ーである。出力Ｅはラッチ回路62へ帰還される。ラッチ
回路62の出力Ａは入力F,Eにより決められる。

第13B図の回路６は多数の機能を行う。インタフェー
スサイクルエンド予告信号Ｆがハイの場合、装置６の出
力Ｅは正又は負の高速クロックに単に従い、装置６の初
期の状態に依存する。

第10A図、第10B図及び第13B図を参照して、時点t7の
前で、信号Ｆは「１」であるので、従って信号Ａは
「０」で信号「」は「１」である。信号が「１」の
場合、これは正又は負の高速クロックのいずれかがCPU
クロックになるよう選択されることを意味する。これを
以下により詳細に説明する。

フリップフロップ631,641の入力D1,D2は以下の値の組
合せを有する： 1.D1＝D2＝0; 2.D1＝1,D2＝0; 3.D1＝0,D2＝1;及び 4.D1＝D2＝１。

Ａ＝１の場合、それはアンド−ゲート632,642へ供給
されるＡの補数が「０」であり、これによりアンドゲー
ト633,643は正及び負の高速クロックの両方がミキシン
グ回路61へ流れないようにする。信号は２つの高速ク
ロック信号がCPUクロックとして用いられないようにす
る。

次に、Ａが「１」から「０」へ下がる際に起こること
を考察する。信号Ａがまだ「１」の時、禁止信号I,Jは
共に「０」であり、これにより入力D1,D2は共に「０」
である。従って、その信号補数が「０」から「１」へ
上がるよう、信号Ａが１から０へ下がる場合、信号I,J,
D1,D2の初期値は「０」である。従って正の高速クロッ
クＧへ立下り縁がフリップフロップ641へ供給される前
に、負の高速クロックＧの立下り縁がフリップフロップ
631に供給される場合、負の高速クロックのかかる立下
り縁は、D1が「０」であるので、出力▲▼を「１」
にする。アンドゲート632の出力は「１」であり、アン
ドゲート633は負の高速クロックＧがCPUTクロック信号
として回路61を介して供給されるようにする。アンドゲ
ート632の出力信号Ｉが「１」であるので、これはフリ
ップフロップ641の出力▲▼を正の高速クロックの
立下り縁の受信時に「０」にする。これはアンドゲート
642の出力Ｊを「０」とし、これにより入力D1が「０」
のままとされる。これもアンドゲート642が正の高速ク
ロックＧをCPUクロックとして回路61に供給されないよ
うにする。以上のことから、正の高速クロックは禁止信
号ＩによりCPU信号になることが防止され、信号によ
ってはなされないことが明白である。信号D1が「０」で
あるので、ゲート633は負の高速クロックをCPUクロック
として回路61へ供給させ続ける。逆に、フリップフロッ
プ631が負のクロックの対応する縁部を受ける前に、フ
リップフロップ641が正の高速クロックの立下り縁を受
ける場合、ゲート643は正の高速クロックをCPUクロック
として供給されるようにし、負の高速クロックは禁止信
号ＪによりCPUクロックにならないようにされる。

状態D1＝D2＝１は第13B図の回路で可能ではない。た
とえD1及びD2の初期値が「１」であるとしても、信号
が「０」の時、両入力D1,D2は「０」になる。信号が
「１」の時、たとえD1,D2の初期値が両方とも「１」で
あるとしても、第13B図に示す如く、フリップフロップ6
31,641の相互結合性により、２つの信号D1,D2の１つは
「０」になり、残りの１つは「１」になる。換言すれ
ば、装置６がオンになると、信号Ｆが「１」（Ａ＝0,
＝１）の時、２つの高速クロックの１つはCPUクロック
になる。

第10A図、第10B図において、正の高速クロックＧが、
CPUクロックとして供給される装置（６）の状態が示さ
れる。上記は記号Ｆが「１」である時の装置（６）の機
能を要約した説明である。

インタフェースサイクルエンド予告信号Ｆが論理ハイ
から論理ローへ即ち「１」から「０」へ下がる時、これ
は信号Ａが上記の如く「０」から「１」にさせる。

インタフェースサイクルエンド予告信号Ｆが論理ハイ
から論理ローへ下がる際、装置６の出力は論理ハイ又は
論理ローになりうる。その出力が論理ハイにある時、信
号Ｆが再び論理ハイへ上がるまで、装置６はその出力を
ハイ状態に維持させる。信号Ｆがハイからローへ下がる
際、装置６の出力Ｅが論理ローにある場合、装置６は信
号Ｅが発生器３により供給されるクロック信号の周波数
及び位相で論理ハイへ上がった時、その出力Ｅを論理ハ
イへ上がった後、その出力Ｅを論理ハイに維持させる。
インタフェースエンド予告信号Ｆがインタフェース及び
CPUサイクルの終りの時点t8でローからハイへ上がった
際、装置６はその出力をローへ引込むことにより応答す
る。次に装置６がインタフェース及びCPUサイクルの終
りにその出力をローへ引込む時に正及び負の高速サイク
ルの論理状態に応じて装置６はその出力を２つの高速ク
ロック信号の１つに従わせる。

インタフェースサイクルエンド予告信号Ｆがハイから
ローへ下がる際、装置６の出力Ｅの論理状態は２つの可
能な論理状態（第10A図の論理ハイ及び第10B図の論理ロ
ーで）の１つになりうる。従って、信号Ｅが「１」で、
信号Ｆが「１」から「０」へ下がる場合、ラッチ回路62
の出力は回路62の論理構造から明白なように「１」にな
る。信号Ａは信号Ｆが再び状態を変えるまで「１」のま
まである。従って、装置６の出力信号Ｅも信号Ｆが状態
を変えるまで「１」のままである。これを第10A図に示
す。信号Ｆが「１」から「０」へ下がる際、装置６の出
力Ｅが第10B図に示す如く、論理ローである場合、装置
６の出力はそれが正の高速度クロックハイに従うまで論
理ローのままである。これが起こる場合、ラッチ回路62
の出力Ａはハイになり、信号Ｆが再び状態を変えるまで
ハイのままである。その結果、装置６の出力Ｅも、第10
B図に示す如く、信号Ｆが状態を変えるまで、ハイのま
まである。

インタフェースエンド予告信号Ｆが時点t8で「０」か
ら「１」へ上がる際、ラッチ回路62の出力Ａは「１」か
ら「０」に下がる。ノットゲート65はラッチ62の出力Ａ
を回路63,64のプリセット端子PS1,PS2へ印加させる。従
って、信号Ａが「１」である際、それは装置６の出力Ｅ
が上記の如く、ハイに留まらされる際に起こり、回路6
3,64の負の出力Q1,Q2は「０」である。その結果、出力
B,Cは両方「０」である。従って、装置６の出力Ｅはラ
ッチ回路62の出力Ａに従う。さらに、信号Ａがハイの
時、アンドゲート632,642の出力は、両方共ローであ
り、これにより両禁止信号J,Jが共に「０」である。

２つの選択／許容回路63,64は同一の回路である。両
方とも入力g1,g2へ印加されたクロック信号の縁部に応
じて状態を変える。各回路も２つのアンドゲートを含
む。２つの選択／許容回路の１つがそれへ印加されたク
ロック信号を選択し、ゲート61の入力ｂ又はｃへ送られ
るようにする際、かかる回路も他の回路が同じことを行
うのを禁止する。従って、第10A図の時点t0で、装置６
の出力Ｅは正の高速クロックＧに従う。これを正しくす
る為、ゲート643は正のクロック信号を通過せせなけれ
ばならない。従って、ゲート642の出力はハイでなけれ
ばならない。換言すれば、信号Ａは「０」でなければな
らず、フリップフロップ641の負の出力は「１」でなけ
ればならない。従ってアンドゲート642の出力Ｊは
「１」である。これは正の高速クロックＧがアンドゲー
ト643を通ってゲート61の入力ｃへ通される。

ゲート642の出力Ｊがフリップフロップ631の入力D1へ
印加されるので、フリップフロップ631の負の出力は
「０」である。これはゲート632の出力Ｉを「０」と
し、それはゲート633が負の高速クロックをゲート61の
入力Ｂへ通過させるのを禁止する。正のクロックがゲー
ト61へ印加されるのを可能にする代りに、回路63は負の
高速クロックをゲート61の入力ｂへ印加されるのを可能
にし、同様に禁止信号Ｉは回路64が正のクロックをゲー
ト61の入力ｃへ通過させるのを禁止するようハイにな
る。従って、いつでも２つの高速クロックの多くて１つ
がゲート61に印加され、両方は印加されない。

上記のことから、２つの高速クロックの１つが回路61
へ供給されることが要望される場合、ラッチ回路の出力
Ａは「０」でなければならない。かかる結果において、
正又は負の高速クロックが回路61に通されるかどうか
は、t8でのCPUサイクルの終りの後、２つのクロックの
立下り縁部間の相対的タイミング関係に依存する。負の
高速クロックの立下り縁部は、正の高速クロックの立下
り縁部が入力G2に達する前に、回路63の入力G1に達する
場合、装置６は負の高速クロックが回路61へ通させる。
逆に、正の高速クロックは回路61へ通される。

信号Ａはフリップフロップ631,641のプリセット端子
へ印加されるので、２つのフリップフロップの両方の負
の出力は「０」にセットされる。従って、両禁止信号I,
Jは「０」である。CPU及びインタフェースサイクルの終
りに、号信号Ｆはハイに引込まれ、これにより信号Ｆ及
び従って信号Ａは上記説明の如く両方共ローに引込まれ
る。この時、アンドゲート632の入力の１つへ印加され
た信号Ａはハイであり、他の入力、フリップフロップ63
1の負の出力はローである。アンドゲート642の２つの入
力は同様な論理状態である。説明の為、正の高速度クロ
ックの立下り縁部がフリップフロップ641の入力g2に達
する前に、負の高速クロックの立下り縁部がフリップフ
ロップ631の入力g1に達するとする。その結果、フリッ
プフロップ631の負の出力は、入力D1が「０」であるの
で、ハイとされる。これはアンドゲート632の出力Ｉが
ハイとされ、これにより負の高速クロックをゲート633
を介してゲート61の入力ｂへ通させる。

信号Ｉのハイ論理レベルは回路64が正の高速クロック
を上記の方法でゲート61の入力ｃへ通過させないように
する。同様に、負の高速クロックの立下り縁部がフリッ
プフロップ631の入力g1に達する前に、正の高速クロッ
クの立下り縁部はフリップフロップ641の入力g2に達す
る場合、正の高速クロックは回路64によりゲート61の入
力Ｃへ通され、禁止信号Ｊは「１」であり、回路63が負
の高速クロックを回路61の入力ｂへ通さないようにす
る。

第13C図は第13B図の信号のタイミング関係をより完全
に示す。幾多の変形が本発明の範囲から逸脱することな
くされることは当業者により理解される。従って、第10
B図に示す如く、インタフェースエンド予告信号Ｆは時
点tM′でローに下がり、これはCPUの効率を最大にする
よう選ばれる。第10A図に示す如く、信号Ｆは時点t7で
ローに下がり、ここで標準クロック（インタフェースク
ロック）の3 1/2サイクルが通過する。第10B図に示す如
く、信号Ｆはt7より遅い時点でローに下がる。信号Ｆが
ローに下がる時、時間の選択は装置６の出力をそのまま
とするか或いはハイに引込むようにさせる。従って、選
択はインタフェース及び標準クロック信号の周波数に関
連して発生器３により供給される高速クロック信号の周
波数に依存する。従って高速クロック信号の周波数がイ
ンタフェース及び標準クロック信号の周波数の２倍より
少ない（標準クロック周波数に対する高速クロック信号
周波数の比が1:1.5又は1:1.8である場合のような）場
合、標準クロック信号の3 1/2サイクルが第10A図の時点
t7のような時点で通過した場合、信号Ｆはローにさせら
れる。発生器３により供給される高速クロック信号は標
準及びインタフェース信号の周波数の２倍又はそれ以上
の周波数である場合、信号Ｆがローにさせられる時は、
遅延線により所定の量だけ3 1/2サイクルが通過した時
点から遅らされる。従って、信号Ｆがローにされる時は
標準サイクルを次の２つの部分に分割する；即ち第10B
図に関連した時点t0から所定の時点への当初の部分と、
所定の時点からサイクルt8の終りへの残る部分とであ
る。遅延の量は、標準サイクルの残り部分が発生器３に
より供給される高速クロック１のサイクルより大きくな
るよう選ばれる。信号Ｆがローにされる時、これは装置
６の出力を高速クロック信号の位相と関係なくそのまま
とするか又はハイに引込ませる。

標準及びインタフェースクロック信号、及び発生器３
により供給される高速クロック信号の周波数は知られて
いる。単一のカウンタを、標準クロックの3 1/2サイク
ルが通過した時点（即ち第10A図の時点t7）を決めるよ
うインタフェースクロック信号及びインタフェース状態
信号と共に用いてもよい。かかる設計は従来のものであ
る。上記の如く、高速クロックの周波数が標準クロック
の周波数の２倍又はそれ以上である場合、従来の遅延線
を信号Ｆがローにされる時点を遅延させるのに用いても
よい。従って、第10B図において、発生器３により供給
される高速クロック信号は標準クロックの周波数の約３
倍の周波数を有する。この理由により、標準クロックの
3 1/2サイクルが標準サイクルの初まり以後通過した時
の時点の後、信号Ｆがローとされる時点t7は所定量遅延
される。第10B図に関連して上述した技術はCPUが高速で
動作する間標準サイクルの当初の部分を最大化し、一方
CPUクロックを標準サイクルの終りでローに引込ませ
る。これはシステムの効率を改善する。本発明の範囲は
クレームによってのみ限定されうる。

【図面の簡単な説明】

第１図は標準拡張インタフェースをアクセスする信号の
タイミング関係を示すタイムチャート、第２乃至第８図
は従来のインタフェース制御システムがアクセスに用い
られる、標準拡張インタフェースをアクセスする信号の
タイミング関係を示すタイムチャート、第９図は本発明
の望ましい実施例を示すインタフェース制御システムの
機能ブロック系統図、第10A、第10B図はシステムが標準
拡張装置のデータをアクセスするのに用いられる場合、
第９図のシステムの信号のタイミング関係を示すタイム
チャート、第11A図は高速度CPU7が拡張装置10をアクセ
スするのに用いられる場合の第９図のシステムのより詳
細な動作状態１を示す図、第11B図は第９図のシステム
の高速度CPUの拡張装置10をアクセスするのに用いられ
る場合の動作状態２を示すタイムチャート、第12A図は
如何にCPUクロック調整装置６が負のCPUクロック信号を
CPUに印加させるかを示すタイムチャート、第12B図は如
何に第９図のシステムのCPUクロック調整装置６が正のC
PUクロック信号をCPUに印加させるかを示すタイムチャ
ート、第13A図は第９図のCPUクロック調整装置６の詳細
ブロック系統図、第13B図は第13A図の装置６の回路系統
図、第13C図は第９図及び第13B図の回路の信号の関係を
示すタイムチャートである。 １……インタフェース制御システム、２……インタフェ
ースクロック発生器、３……高速クロック発生器、４…
…標準拡張バス、５……インタフェース制御信号発生
器、６……CPUクロック調整装置、７……中央処理装置
（CPU）、８……CPU待ち論理、９……ローカル装置、10
……拡張装置、11……ローカル／インタフェースデコー
ダー、12……アドレスバッファー、13……データバッフ
ァー、61……クロック出力ミキシング回路、62……高レ
ベルラッチ回路、63……第１の選択／許容回路、64……
第２の選択／許容回路、65……ノットゲート、631,641
……フリップフロップ、632,633,642,643……アンドゲ
ート、A,B,C,E,▲▼，▲▼……出力、a,b,c,d,
D1,D2,f……入力、Ａ……信号、Ｆ……インタフェース
エンド事前通知信号、Ｇ……正の高速クロック、g1,g2
……クロック入力、Ｇ……負の高速クロック、I,J……
禁止信号、PS1,PS2……プリセット端子。

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】データアクセス用標準サイクルを有するイ
   ンタフェースを介してデータアクセスを制御するインタ
   フェース制御システムであって、 コントローラと； 標準サイクルの終りで論理状態を変えるような周波数及
   び位相を有するインタフェースクロック信号をインタフ
   ェースへ印加する手段と； インタフェースクロック信号より高い周波数であるコン
   トローラクロック信号を発生する手段と； 標準サイクルの終りで状態を変える出力を提供するよう
   コントローラクロック信号を調整し、インタフェースを
   介してデータアクセスをイネーブルにするよう該出力を
   コントローラへ供給する手段とよりなるシステム。
2. 【請求項２】該調整手段は、少なくとも標準サイクルの
   最初の半分からなる標準サイクルの最初の部分に対する
   もので、出力は少なくとも標準サイクルの最初の半分の
   間コントローラがコントローラクロック信号の周波数で
   動作されるようコントローラクロック信号と実質上同じ
   である請求項１記載のシステム。
3. 【請求項３】最初の部分の後の残る標準サイクルの部分
   は標準サイクルの残りの部分を決め、コントローラクロ
   ック信号の周波数がインタフェースクロック信号の周波
   数より高い場合、該調整手段は持続時間の残りの部分が
   コントローラクロックサイクルより大きいが、２つのコ
   ントローラクロック信号サイクルより小さい請求項２記
   載のシステム。
4. 【請求項４】コントローラクロック信号発生手段は正の
   位相の第１のコントローラクロック信号及び負の位相の
   第２のコントローラクロック信号を発生し、該調整及び
   供給手段はさらに標準サイクルの終りの後の出力である
   第１及び第２の信号の間を選択する手段からなり、該選
   択手段は標準サイクルの終りで第１及び第２の信号の論
   理状態に応答して選択する請求項１記載のシステム。
5. 【請求項５】該コントローラは状態信号を発生し、該シ
   ステムはさらに標準サイクル予告信号の終りを発生する
   手段からなり、該調整手段は該標準サイクル予告信号に
   応答し、標準サイクルの終りで状態を変える出力を提供
   する請求項１記載のシステム。
6. 【請求項６】コントローラクロック信号の周波数はイン
   タフェースクロック信号の周波数の２倍より少なく、該
   標準サイクルエンド予告信号は標準サイクルの差し迫っ
   た終りを示すよう標準サイクルの終る前にインタフェー
   スクロックサイクルの約半分の時間で状態を変える請求
   項５記載のシステム。
7. 【請求項７】コントローラクロック信号の周波数はイン
   タフェースクロック信号の周波数の２倍以上であり、該
   標準サイクルエンド予告信号は標準サイクルの差し迫っ
   た終りを示すよう標準サイクルの終る前に、インタフェ
   ースクロックサイクルの半分より少ない時間で状態を変
   える請求項５記載のシステム。
8. 【請求項８】該標準サイクルエンド予告信号は標準サイ
   クルの差し迫った終りを示すよう状態を変え、該調整手
   段は、標準サイクルエンド予告信号が状態を変える場
   合、調整手段出力を所定の論理状態のままであるか引き
   込まれさせるラッチ回路からなる請求項５記載のシステ
   ム。
9. 【請求項９】該標準サイクルエンド予告信号は標準サイ
   クル中及び標準サイクルの終りで状態を変え、調整手段
   出力をちょうどよい略かかる点で状態を変えさせる請求
   項８記載のシステム。
10. 【請求項１０】該発生手段は正及び負のコントローラク
    ロック信号を含む２つのコントローラクロック信号を発
    生し、 該２つのコントローラクロック信号の状態の変化を検出
    し、標準サイクルの終りで２つのコントローラクロック
    信号の論理状態に応答して標準サイクルの終り以後、２
    つのコントローラクロック信号の１つを調整手段出力で
    あるよう選択する手段を更に有する請求項８記載のシス
    テム。
11. 【請求項１１】調整手段出力をラッチ回路へフィードバ
    ックするフィードバック手段を更に有する請求項８記載
    のシステム。
12. 【請求項１２】インタフェースシステムのインタフェー
    スを介してデータアクセスを制御し、該システムはイン
    タフェース及びそのデータアクセスを制御するコントロ
    ーラを含み、該インタフェースはデータアクセス用の標
    準サイクルを有する方法であって、 標準サイクルの終りで論理状態を変えるような周波数及
    び位相を有するインタフェースクロック信号をインタフ
    ェースへ印加し； インタフェースクロック信号より高い周波数のコントロ
    ーラクロック信号を発生し； 標準サイクルの終りで状態を変える出力を提供するよう
    コントローラクロック信号を調整し、又、インタフェー
    スを介してデータアクセスをイネーブルとするよう該出
    力をコントローラへ印加することからなる方法。
13. 【請求項１３】調整段階は、少なくとも標準サイクルの
    最初の半分からなる標準サイクルの最初の部分に対し、
    出力は少なくとも標準サイクルの最初の半分中コントロ
    ーラはコントローラクロック信号の周波数で動作される
    ようなコントローラクロック信号と実質上同じであるよ
    うな段階である請求項12記載の方法。
14. 【請求項１４】最初の部分以後の残る標準サイクルの部
    分は標準サイクルの残りの部分を決め、コントローラク
    ロック信号の周波数はインタフェースクロック信号の周
    波数より高い場合、該調整段階は持続時間の残る部分が
    コントローラクロックサイクルより大きいが２つのコン
    トローラクロック信号サイクルより小さい期間のもので
    あるような段階である請求項13記載の方法。
15. 【請求項１５】コントローラクロック信号発生段階は正
    の位相の第１のコントローラクロック信号及び負の位相
    の第２のコントローラクロック信号を発生し、該調整及
    び印加段階は更に標準サイクルの終り以後の出力である
    よう標準サイクルの終りでの第１及び第２の信号の論理
    状態に応答して第１及び第２の信号の間で選択する請求
    項12記載の方法。
16. 【請求項１６】標準サイクル予告信号の終りを発生し、
    該調整段階は標準サイクルの終りで状態を変える出力を
    提供するよう該標準サイクル予告信号に応答する請求項
    12記載の方法。
17. 【請求項１７】コントローラクロック信号の周波数はイ
    ンタフェースクロック信号の周波数の２倍より少なく、
    該標準サイクルエンド予告信号は標準サイクルの終る前
    に標準サイクルの差し迫った終りを示すようインタフェ
    ースクロックサイクルの略半分の時間で状態を変える請
    求項16記載の方法。
18. 【請求項１８】コントローラクロック信号の周波数はイ
    ンタフェースクロック信号の周波数の２倍より大きく、
    該標準サイクルエンド予告信号は標準サイクルの終る前
    に標準サイクルの差し迫った終りを示すようなインタフ
    ェースクロックサイクルの半分より少ない時間で状態を
    変える請求項16記載の方法。
19. 【請求項１９】該標準サイクルエンド予告信号は標準サ
    イクルの差し迫った終りを示すよう状態を変え、該調整
    段階は標準サイクルエンド予告信号が状態を変える場
    合、所定の論理状態へ調整手段出力を維持させ又は引っ
    込む請求項16記載の方法。
20. 【請求項２０】該標準サイクルエンド予告信号は標準サ
    イクル中及び標準サイクルの終りで状態を変え、調整段
    階の出力をちょうどいい略かかる点で状態を変えさせる
    請求項19記載の方法。
21. 【請求項２１】該発生段階は正及び負のコントローラク
    ロック信号を含む２つのコントローラクロック信号を発
    生し、該２つのコントローラクロック信号の状態の変化
    を検出し、２つのコントローラクロック信号の１つを標
    準サイクルの終りで２つのコントローラクロック信号の
    論理状態に応じて標準サイクルの終りの後に、調整段階
    出力になるよう選択する請求項19記載の方法。