KR970007273B1 - 인터페이스 제어 시스템 - Google Patents

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Description

인터페이스 제어 시스템

제1도는 표준 확장 인터페이스를 엑세스(access)하기 위한 신호들의 타이밍 관계를 나타낸 타이밍도.

제2도 내지 제8도는 종래의 인터페이스 제어 시스템들이 엑세스 하기 위하여 사용되는 표준 확장 인터페이스를 엑세스하기 위한 신호들의 타이밍 관계를 도시한 타이밍도.

제9도는 본 발명의 양호한 실시예를 도시하고 있는 인터페이스 제어 시스템의 기능 블록도.

제10a도 및 제10b도는 본 시스템이 표준 확장 장치들의 데이터를 엑세스하기 위하여 사용될때의 제9도에 예시한 시스템에서의 신호들의 타이밍 관계를 나타낸 타이밍도.

제11a도는 고속 CPU(7)와 확장 장치(10)를 엑세스하기 위해 사용되는 제9도의 시스템의 동작 조건(1)을 좀더 상세히 예시한 도면.

제11b도는 제9도의 시스템의 고속 CPU가 확장 장치(10)를 엑세스하기 위해 사용되는 동작 조건(2)을 예시한 타이밍도.

제12a도는 제9도의 CPU 클럭 조정 장치(6)가 어떻게 부 CPU 클럭 신호를 CPU에 공급하는가를 설명하는 타이밍도.

제12b도는 제9도의 CPU 클럭 조정 장치(6)가 어떻게 정 CPU 클럭 신호를 CPU에 공급하는가를 설명하는 타이밍도.

제13a도는 제9도의 CPU 클럭 조정 장치(6)의 상세한 블록 다이어그램.

제13b도는 제13a도의 장치(6)의 개요적인 회로 다이어그램.

제13c도는 제9도 및 제13b의 회로들의 신호들의 관계를 나타낸 타이밍 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

2 : 인터페이스 클럭 발생기 3 : 고속 클럭 발생기

4 : 표준 확장 버스 5 : 인터페이스 제어 신호 발생기

6 : CPU 클럭 조정 장치 7 : CPU

8 : CPU 대기 논리 회로 11 : 국부/인터페이스 디코오터

12 : 인터페이스 버스 13 : 데이터 버스

본 발명은 인터페이스 제어 시스템에 관한 것으로, 특히 인터페이스들을 통해 데이터 엑세스를 제어하는 클럭 신호들의 타이밍 관계들을 제어하기 위한 시스템에 관한 것이다.

본 발명은 고속 중앙 처리 유니트들이 확장 인터페이스와 같은 표준 설계 명세의 저속 확장 장치들을 엑세스하는데 사용되는 컴퓨터 시스템들에 사용하는데 특히 적당하다.

컴퓨터 사용자들은 여러 특정한 이유로 확장 인터페이스들을 가지기를 원해 왔다. 이러한 목적에 따라서 많은 컴퓨터 시스템들은 확장 인터페이스들을 연결하기 위하여 확장 버스들을 가지도록 설계되어 왔다. 또한 많은 다른 컴퓨터 시스템들에도 적용할 수 있는 확장 인터페이스들을 위하여, 확장 인터페이스들은 보통 표준 설계로 제작된다. 이러한 설계 명세에는 예를들어 규정된 타이밍 관계들과 요구 조건들이 포함된다.

확장 인터페이스들과의 통신을 용이하게 하기 위하여, 표준 클럭은 이러한 인터페이스들에 대하여 한정되고, 상기 인터페이스들의 표준 주기는 인터페이스들이 엑세스되는 동안에 표준 클럭의 주기들의 프리세트 넘버(preset number)로써 한정된다. 본래, 표준 주기의 말기에 중앙 처리 유니트(CPU)는 인터페이스에서 데이터의 엑세스를 완료한 후 그 주기를 종료한다.

표준 설계에 의한 확장 인터페이스들은 보통 저속이다. 그러나 좀더 고속의 CPU의 출현으르 인하여 상기 CPU 주기들은 이러한 저속 확장 장치들을 위한 표준 주기의 말기에 종료되지 않는다. 따라서, 이러한 CPU를 사용하는 컴퓨터 시스템은 확장 인터페이스와 맞지 않아 이러한 인터페이스들이 사용할때 클럭 조정 장치 시스템의 효율을 떨어뜨릴 뿐만 아니라 시스템을 오동작시킨다. 따라서, 상술한 문제점들을 완화시키는 인터페이스 제어 시스템을 제공하는 것이 바람직하다.

본 발명의 인터페이스 제어 시스템은 데이터 엑세스의 표준 주기를 가지는 인터페이스로 데이터 엑세스를 제어하기 위한 것이다. 본 시스템은 제어기와, 인터페이스에 인터페이스 클럭 신호를 인가하는 수단과, 제어기의 클럭 신호를 발생시키는 수단을 구성한다. 상기 인터페이스 신호는 주파수 및 위상을 가지며 표준 주기의 말기에 논리 상태를 변화시킨다. 상기 제어기의 클럭 신호는 인터페이스 클럭 신호보다 더 큰 주파수이다. 본 시스템은 또한 제어기의 클럭 신호를 제어하여 표준 주기의 말기에 상태를 변화시키는 출력을 제공하고 상기 출력을 제어기에 인가하여 상기 인터페이스를 통한 데이터 엑세스를 행하는 수단을 구성한다.

이하 첨부 도면에 의거 본 발명을 상세히 설명한다.

제1도는 대표적인 표준 확장 인터페이스를 엑세스하기 위한 신호들의 타이밍 관계를 나타낸 타이밍 도이다. 제1도에 도시된 바와같이, 기준 클럭은 표준 확장 인터페이스를 엑세스하기 위한 클럭 신호로써 4개의 기준 클럭 주기들은 기준 주기를 형성한다. 상태(즉, 명령) 신호들은 표준 확장 인터페이스에 인가된 판독/기록 신호들이다. 인터페이스를 엑세스하기 위해서는 상태 신호가 제1도에 Tws로써 도시한 충분한 지속 시간이나 또는 폭을 가져야만 한다. 제1도의 어드레스 신호는 엑세스가 요구되는 표준 확장 인터페이스의 어드레스를 전한다. 상기 데이터 신호는 데이터를 전송하여 상기 표준 확장 에 기억시키거나 또는 이 인터페이스로부터 판독하게 한다. 본래, 표준 확장 인터페이스가 상기 표준 설계 명세와 일치하는 확장 버스 기준 클럭, 상태 및 어드레스 신호들로부터 기준 주기의 말기나 또는 시간 t8에 수신될 때, CPU는 상기 표준확장 인터페이스에 엑세스를 완료하는 시간에 CPU 주기를 종료한다. 그러나 확장 인터페이스들을 엑세스하도록 종래의 어떤 컴퓨터 시스템들에 의해 사용된 인터페이스 제어 기술들에 있어서는 상기 CPU 주기와 표준 주기가 동시에 종료되지 않는다. 따라서, 이러한 종래의 컴퓨터 시스템과 표준 확장 인터페이스들이 완전히 일치하지 않아 상기 시스템의 효능에 영향을 끼쳐 시스템이 오동작하게 된다.

제2도 내지 제8도는 CPU의 종래의 인터페이스 제어 시스템들이 표준 확장 인터페이스들을 엑세스하기 위하여 사용되는 신호들의 타이밍 관계를 나타낸 타이밍 도이다. 제2도에 도시된 바와같이, 신호들은 표준 설계 명세와 완전히 일치하는 확장 버스를 통해 표준 확장 인터페이스를 엑세스하는데 필요하다. 다시 말하면, CPU 클럭이 표준 확장 인터페이스의 기준 클럭과 동일한 주파수 및 위상을 가질 뿐만 아니라 인터페이스 클럭도 또한 기준 클럭과 동일한 주파수 및 위상을 가진다. 인터페이스를 엑세스하기 위한 인터페이스 주기들과 CPU 주기는 표준 주기로써 동일하다. 이러한 환경하에서, CPU에 의해 공급된 엑세스 신호들은 표준 확장 인터페이스의 표준 명세와 완전히 일치한다. 따라서, CPU가 CPU 주기를 종료할때 CPU는 데이터를 기억시키거나 또는 검색하기 위하여 상기 인터페이스를 엑세스한다. 좀더 빠른 CPU의 출현으로, 그리고 이러한 빠른 CPU가 표준 확장 인터페이스들을 천천히 엑세스하도록 사용될 때 이러한 엑세스를 위한 종래의 해결책은 완전히 만족시켜 주지 못한다.

제3도는 빠른 CPU가 어떻게 종래 기술의 표준 확장 인터페이스를 엑세스하는가를 나타낸 타이밍 도이다. 제3도에 예시된 바와같이, CPU 클럭과 CPU 명령 신호들은 인터페이스 클럭과 명령 신호들과 각각 동일한 주파수 및 위상을 가진다. 또한 기준 주기가 시간 t8에서 종료하고 CPU/인터페이스 명령 신호의 폭과 지속 시간이 기준 지령 신호의 것과 동일할때 CPU/인터페이스 클럭은 시간 t8에서 상태를 변화시키지 않게 된다. 따라서, CPU는 CPU가 데이터를 기억 또는 검색하기 위하여 인터페이스에 엑세스를 완료하기전 시간 t8 이후의 시간에 CPU 주기를 종료할 때까지 기다려야만 한다.

상술한 인터페이스 제어 시스템에 있어서, 인터페이스 클럭이 기준 클럭보다 더 빠르기 때문에 시스템은 오동작하게 될 뿐만 아니라 CPU 주기는 표준 주기의 것과 다른 시간에서 종료된다. 따라서, 4개의 기준 클럭 주기들을 구성하는 기준 주기를 완료한 후 CPU가 2회 이상 연속적으로 인터페이스를 엑세스해야 할 때, CPU는 다른 4개의 기준 클럭 주기들을 구성하는 다음의 기준 주기 동안 인터페이스를 엑세스하도록 즉각 처리할 수 없게 된다. 이것에 관한 설명이 제3도에 명확히 예시되어 있다. 다시 말해서, CPU는 앞서의 엑세스 완료후 인터페이스를 엑세스하기 전에 몇개의 CPU 클럭 주기들을 기다리고 소모시켜야만 한다. 이것이 결국 시스템의 동작 속도를 느리게 하고 효율을 떨어뜨리게 한다.

제4도는 CPU 클럭과 인터페이스 클럭이 서로 다른 발생점들을 가져 그들의 주파수와 위상이 서로 다른 타이밍 도를 예시한 것이다. 제4도에 예시한 바와같이, 인터페이스 클럭이 기준 클럭과 동일한 주파수를 가지지만 상기 2개의 클럭들은 다른 위상들을 가진다. 기준 주기의 말기에 CPU/인터페이스 명령의 폭이나 또는 지속 시간은 기준 지령의 요구 조건과 일치되지만 CPU 클럭이 기준 주기의 종료시 상태를 변화시키지않기 때문에 CPU가 데이터 엑세스를 완료하기 전 시간 t8 후의 CPU 클럭 주기의 종료시까지 상기 CPU는기다려야만 한다. 따라서, 제3도의 경우에서와 같이 시스템은 비효율적이 된다.

제5도는 정상적인 조건하에서, 인터페이스의 주파수와 기준 클럭들이 동일하지만 두 클럭들이 서로 다른 위상들을 가지는 종래의 인터페이스 제어 시스템을 나타낸 타이밍 도이다. CPU가 표준 인터페이스를 엑세스할 때, 인터페이스 클럭의 위상은 시간 tP에서 전방으로 조정되어 인터페이스 클럭과 기준 클럭은 같은 위상에 있지 않게 된다. 부가하여 CPU가 표준 인터페이스 또는 시간 tQ에서 엑세스되기 전 인터페이스 클럭은 본래 논리 1의 값에서 0의 값으로 변한다. 동시에 1에서 0으로 떨어지는 인터페이스 클럭과 CPU 클럭을 위하여 인터페이스 클럭 신호는 시간 tR까지 1로 남게 된다. 상기 tR 시간은 인터페이스 클럭이1에서 0으로 떨어지는 것을 허용하는 시간이다. 이러한 방법에 의해, 인터페이스와 CPU 주기들이 동시에 종료되지만 인터페이스 클럭의 주파수가 조정되어 더 이상 일정하지 않게 된다. 따라서, 인터페이스 시스템 또는 인터페이스 시스템 이외의 다른 장치들이 일정한 주파수 인터페이스 클럭을 사용해야 할 때 전체 시스템은 오동작하게 된다. 또한 CPU 주기와 기준 주기가 동시에 종료되지 않기 때문에 상술한 이유에 의해 본 시스템은 비효율적이 된다.

제6도는 인터페이스 클럭 및 기준 클럭이 동일 주파수 및 위상을 갖으며 또한 CPU 클럭의 주파수가 상기 인터페이스 클럭 주파수의 정수배인 종래의 인터페이스 제어 시스템을 도시하는 타이밍 도이다.

더구나, 상기 기준 클럭, 인터페이스 클럭 및 상기 CPU 클럭은 기준 주기의 개시와 종료시 동일 위상을 갖는다. 그러므로, 상기 CPU가 인터페이스를 엑세스시킬 때, CPU는 기준 주기의 종료와 일치하는 CPU 주기의 종료시 데이터를 기억시키거나 또는 검색한다. 그러나, 이러한 종래 기술의 더 큰 제한은 상기 CPU 클럭 신호의 주파수가 상기 인터페이스 클럭 신호의 정수배임이 틀림없다는 사실이다. 상기 CPU 클럭 시스템의 주파수가 인터페이스 클럭의 정수배가 아니면 상기 2개의 상이한 클럭 시스템은 양립되지 않는다.

제7도는 상기 CPU 클럭이 통상적으로 상기 인터페이스 클럭보다 더 큰 주파수를 갖지만 상기 CPU가 기준 클럭 주기 동안 인터페이스를 엑세스시킬 때 상기 CPU 클럭은 상기 인터페이스 클럭과 동일한 위상 및 주파수를 갖도록 하는 인터페이스 제어 시스템을 도시하는 타이밍 도이다.

이것은 상기 CPU 클럭 신호가 확장 인터페이스의 규격에 부합되도록 한다. 상기 CPU 주기, 인터페이스 주기 및, 기준 주기는 동시에 모두 종결된다. 그러나, 만약, CPU가 인터페이스를 엑세스시킬 때의 CPU 주기 동안 CPU가 확장 인터페이스의 엑세스 처리에 병렬로 작동되는 처리를 수행한다면, 상기 CPU 클럭이 고주파수에서 저주파수로 변화된다는 사실은 이러한 병렬 처리의 수행에 있어서 이것의 효율을 심각하게 저하시킨다.

제8도는 다른 종래 기술의 인터페이스 제어 시스템을 도시하는 타이밍 도이다. 제8도에 도시된 바와같이, 상기 인터페이스 클럭 신호 및 인터페이스 지시는 상기 기준 클럭 및 기준 지시와 대체로 동일하다. 상기 CPU 클럭 신호는 고주파수에서 유지된다. 상기 CPU가 인터페이스를 액세스시키려고 할때, CPU는 CPU 클럭 신호가 인터페이스 클럭(시간 t₀에서와 같이)과 동위상이 되고 또한 CPU 주기가 시간 tL에서 끝나지 않을때까지 엑세스를 시작하지 않고 대기한다.

이러한 방법은 상기 CPU가 고속 CPU 클럭 주파수에서 작용하게 하여 상기 CPU내에서의 병렬 처리에 악영향을 끼치지 않게 된다. 그러나, 상기 인터페이스 주기가 시간 t8에서 종료되기 때문에 상기 인터페이스 버스상에 제시된 데이터는 t8에 나타나고, 이것은 인터페이스 주기를 종료시킨다. 이것은 시간 tL보다 빠르며 이 시간에 상기 CPU 주기가 종료되고 인터페이스에 대한 엑세스는 완성된다. 따라서, 상기 CPU가 시간 tL에서 CPU 주기 종료에서의 데이터의 안전한 엑세스를 위하여 시간 t8 이전의 시간에서 인터페이스 버스상에 나타난 데이터를 기억시키기 위한 임시 기억 회로가 설계되어야 하는데, 결국 CPU는 시간 tL에서의 CPU 주기의 종료시 혹은 그 전에 이러한 임시 기억 회로로부터의 데이터를 엑세스시킨다. 더구나, 상기 CPU 주기 및 기준 주기는 동일 시간에서 종료되지 않아 시스템의 효율을 떨어뜨린다.

따라서, 본 발명의 목적은 고속 CPU 및 기준 확장 인터페이스 사이의 호환성을 향상시킨 인터페이스 제어 시스템을 제공하는 것이다.

본 발명의 다른 목적은 대부분의 CPU 주기 동안 CPU를 고속 클럭 주파수에서 작동시킬 수 있는 인터페이스 제어 시스템을 제공하는 것이다.

본 발명의 또다른 목적은 상기 CPU 주기, 인터페이스 주기 및 기준 주기를 동일 시간에 종료시킬 수 있는 인터페이스 제어 시스템을 제공하는 것이다.

본 발명의 또다른 목적은 인터페이스 버스상에 나타난 데이터를 기억시키기 위한 임시 기억 장치가 필요없는 인터페이스 제어 시스템을 제공하는 것이다.

발명의 또다른 목적 및 장점은 나머지 첨부 도면을 참조하여 이하에 기술한다.

제9도는 본 발명의 양호한 실시예를 도시하는 인터페이스 제어 시스템의 기능 블럭도이다. 제9도에 도시된 바와같이, 인터페이스 제어 시스템(1)은 인터페이스 클럭 발생기(2)와 고속 클럭 발생기(3)의 2개의 클럭 신호 원을 포함한다. 상기 인터페이스 클럭 발생기(2)는 인터페이스 클럭 신호를 상기 표준 확장 버스(4)와 인터페이스 제어 신호 발생기(5)에 인가시킨다. 상기 고속 클럭 발생기(3)는 정극성의 고속 클럭 신호와 부극성의 고속 클럭 신호를 CPU 클럭 조정 장치(6)에 공급한다. 상기 CPU 클럭 조정 장치(6)는 인터페이스 제어 신호 발생기(5)로부터 인터페이스 엔드 프리-노티스 신호(interface end prenotice signal)와 고속 클럭 발생기(3)로부터의 정, 부극성의 고속 클럭 신호에 응답하는 출력을 발생시킨다. 상기 CPU 클럭 조정 장치(6)는 상기 CPU 클럭 출력 신호를 상기 CPU(7), CPU 대 논리 회로(8) 및 인터페이스 제어 신호 발생기(5)에 공급시켜 상기 장치들을 작동시킨다.

CPU(7)가 국부 장치(9) 또는 확장 장치(10)를 엑세스시키는데 필요한 CPU(7)는 CPU 표시 신호 및 CPU 어드레스 신호와 같은 신호를 국부 인터페이스 디코오더(11)에 인가시킨다. CPU가 국부 장치(9)를 엑세스시키려고 상기 국부/인터페이스 디코오더(11)가 CPU 표시 신호를 해독하면, 상기 디코오더(11)는 상기 국부 장치(9)를 동작시키도록 국부 엑세스 신호를 국부 장치(9)에 공급한다.

상기 국부 장치(9)가 동작된 후 상기 CPU(7)는 상기 CPU 데이터 버스를 통한 국부 장치(9)로부터의 데이터를 기억 또는 검색하도록 상기 CPU의 클럭 신호에 의하여 작동된다. 국부 장치(9)가 CPU(7)에 의하여 엑세스되도록 준비할 때, 국부 장치(9)는 국부 준비 신호를 CPU 대기 논리 회로(8)로 인가시킨다. 그후, CPU 대기 논리 회로(8)는 국부 장치(9)로부터 기억 혹은 검색 처리를 CPU에 알리도록 CPU 준비 신호를 인가시킨다. 이러한 국부 장치(9)의 엑세싱 기술은 종래의 기술이기 때문에 이에 대한 상세한 기술은 약하다.

만약, 상기 국부 인터페이스 디코오더(11)가 확장 장치(10)를 엑세스시키도록 CPU의 명령과 같은 CPU 표시 신호를 해독하면 상기 디코오더(11)는 인터페이스 엑세스 신호를 인터페이스 제어 신호 발생기(5)에 인가한다. 디코오더(11)로부터의 인터페이스 엑세스 신호에 응답하여 인터페이스 제어 신호 발생기(5)는 인터페이스 표시 신호(즉, 인터페이스의 명령)를 표준 확장 버스(4)에 공급한다. 상기 인터페이스의 표시 신호는 상기 CPU로부터의 CPU 표시 신호에 따라 유도되고 표준 확장 버스(4)에 인가된다. 그후, 상기 표준 확장 버스(4)는 인터페이스 클럭 신호, 인터페이스 표시 신호 및 인터페이스 어드레스 신호를 확장 장치(10)에 공급한다. 제10a도를 침조하여 이하에 기술된 바와같이, 상기 표준 확장 버스(4)에 의하여 확장 장치(10)에 인가된 클럭 신호 표시(지시) 신호 및 어드레스 신호와 같은 어드레스 신호들이 확장 장치(10)의 규격과 부합하게 되면 상기 확장 장치(10)는 상기 표준 확장 버스(4), 인터페이스 데이터 버스, 데이터 버퍼(13)를 통한 바람직한 데이터를 CPU(국부) 데이터 버스에 공급하여 상기 CPU가 이러한 데이터를 검색한다.

본 발명은 종래의 시스템에 나타나는 각종의 문제점을 기준 주기(상기 기준 주기는 또한 인터페이스 주기임) 동안 예기된 시간을 선택함으로서 완화시킬 수 있는 관찰을 근거로 하고 있다. 이러한 점에서, 상기에서 CPU 주기는 상기 기준 주기와 인터페이스 주기와 동일한 시간에 종료되도록 CPU 클럭 신호가 제어된다. 이러한 시간 전에 상기 CPU는 변하지 않는 고속 클럭에 따른 기능을 계속 수행한다. 이것은 상기 CPU 및 확장 인터페이스 사이의 호환성을 제공하고 CPU 클럭 주기의 소모없이 인터페이스에 대한 데이터 엑세스를 가능하게 한다. 상기 CPU 클럭 신호는 인터페이스 클럭 신호의 정수배일 필요는 없다. 상기 기준 주기(또한 상기 CPU 주기)의 대부분 즉, 예정된 시간 전의 주기 부분에 대해서, 상기 CPU 클럭 신호는 본래의 고속도록 유지된다. 따라서, 상기 확장 인터페이스를 엑세싱하기 위하여 병렬의 상기 CPU에 의하여 처리되는 것은 본래의 고속의 CPU 클럭에서 수행된다. 따라서, 이러한 병렬 처리에서의 상기 CPU의 효율은 그다지 떨어지지 않는다.

따라서, 상기 CPU 주기의 종료전 그리고 상기 CPU(국부) 데이터 버스로부터 데이터 버퍼(13)를 통한 데이터를 CPU가 검색하기 전에 인터페이스 제어 신호 발생기(5)는 인터페이스 엔드 프리-노티스 신호를 CPU 클럭 조정 장치(6)에 인가시켜 상기 인터페이스 주기가 종료하기 시작하고, CPU 클럭 신호가 인터페이스 클럭 신호와 동일 시간에 강하될 필요가 있음을 장치(6)에 알리는데, 이것은 모두 인터페이스 주기의 종료시(이것은 또한 기준 주기의 종료) 발생한다. 다시 말하면, 상기 인터페이스 앤드-프리 노티스 신호는 상술한 인터페이스 주기내의 예정 시간을 표시한다. 상기 CPU 클럭 조정 장치(6)는 상기 인터페이스 엔드 프리-노티스 신호에 응답하여 CPU 주기의 종료전에 CPU 클럭 신호를 조정하여, 상기 CPU 주기는 인터페이스 주기와 동일한 시간에 종료한다. 이하에 좀더 상세히 기술될 바와같이, CPU 클럭 조정 장치(6)는 CPU 주기 종료후 CPU 클럭 신호가 되도록 정극성의 고속 클럭과 부극성의 고속 클럭 사이를 선택한다.

제10a도는 CPU(7)가 상기 확장 장치(10)를 엑세스시키는 과정을 나타낸 타이밍 도이다. 제10a도에서, 상기 기준 클럭은 확장 장치(10)를 엑세스시키기 위한 기준 클럭 신호이다. 인터페이스 클럭은 인터페이스 클럭 발생기(2)에 의하여 표준 확장 버스(4)에 공급한 인터페이스 클럭 신호이다. CPU 클럭은 CPU 클럭 조정 장치(6)의 출력이 CPU의 동작을 위한 CPU 클록 신호인, CPU(7)에 인가된 CPU 클럭 조정 장치(6)의 출력 신호이다. 초기에, CPU 클럭 조정 장치(6)는 이것의 출력 신호가 되도록 부극성의 고속 클럭과 정극성의 고속 클럭 사이를 선택한다 ; 제10a도의 실시예에서, 상기 정극성의 고속 클럭이 시간 t7 전에 이것의 출력이 되도록 상기 CPU 클럭 조정 장치(6)에 의하여 선택된다.

제10a도에 도시된 바와같이, 본 발명에 의하여 선택된 인터페이스 클럭은 확장 장치(10)의 기준 클럭과 동기이다. 부가하여 시간 tO로부터 시간 tM까지, 상기 CPU 클럭 신호는 그 본래의 고속도로 유지되는데, 이것은 상기 CPU가 게이트속도로 동작된다는 것을 의미한다. 시간 tM으로부터 시간 t8까지 동일한 시간 t8에서 상기 CPU 주기와 인터페이스 주기를 종료하도록 상기 CPU 클럭 신호는 논리 하이 레벨 또는 1을 유지한다. 시간적 t8에서 tN 동안, 상기 CPU 클럭 신호가 고속 클럭 발생기(3)에 의하여 공급된 정 또는 부극성의 고속 클럭을 다시 한번 따르게 하도록 상기 CPU 클럭 신호는 논리 로우 레벨 또는 0을 지속하게 한다.

제10a도는 고속의 CPU(7)가 확장 장치(10)로부터의 데이터를 검색하거나 또는 확장 장치로 기억시킬 때의 두 동작 상태들 중의 한 상태를 도시한 것이다. 제10a도에 도시된 상태는 조건 1로써 아래에서 언급될 것이다. 상기 기억 혹은 검색은 조건 2로써 아래에 언급된 교번 동작하에서 수행된다.

제11a,11b도는 상술한 조건 1과 2를 각각 도시한다. 제11a도는 인터페이스 클럭, CPU 클럭 및 제10도의 인터페이스 엔드 프리-노티스 신호를 상세히 부가시켜 도시한 것이다. 따라서, 제11a도에 도시된 동작 조건 1에서, 상기 인터페이스 엔드 프리-노티스 신호(F)는 상기 인터페이스 주기가 논리 하이 레벨에서 로우 레벨로 강하시킴으로써 종료되기 시작하는 조건을 지시한다. 만약 CPU 클럭 신호가 상기 인터페이스 엔드 프리-노티스 신호가 하이 레벨에서 로우 레벨로 강하하기 전에 논리 하이 레벨 또는 1에 있다면, 상기 CPU 클럭 신호 조정 장치는, 제11a도에 점선으로 지시된 바와같이, 상기 CPU 클럭 신호가 강하하지 못하게 하지만, 인터페이스 주기의 종료시 이것의 출력이 논리 하이 레벨 또는 1에 유지되게 한다. 제11b도는 상기 인터페이스 엔드 프리-노티스 신호가 하이 레벨에서 로우 레벨로 떨어질때 CPU 클럭 신호가 논리 로우 레벨 또는 0에 있는 동작 조건을 예시한 것이다. 이러한 조건에서, 상기 CPU 클럭 조정 장치(6)는 CPU 클럭 신호가 논리 로우에서 하이 레벨 1로 상승시키지만 CPU 클럭 신호가 이후에 1에 유지되게 하며, 또한 이것이 기준 주기의 종료시까지 제11b도에 점선으로 지시된 바와같이 0으로 강하하지 않게 한다.

상기 CPU 주기의 종료후 CPU 클럭 조정 장치(6)가 고속 클럭 발생기(3)로부터의 고속 클럭 신호를 따르도록 그 출력 신호를 스위치할 때 2개의 가능성들이 제시됨을 주목할 필요가 있다. 상기 장치(6)는 그 출력이 부극성의 고속 클럭 또는 정극성의 고속 클럭을 따르게 할 수 있다.

제12a,12b도는 각각 두개의 가능성을 예시하고 있다. 제12a도는 제10a도의 CPU 클럭과 부,정극성의 고속 클럭들을 확대 도시한 것이다. 제12a도에 도시된 바와같이, CPU 클럭 신호가 시간 t8에서 CPU 주기의 종료시 하이 레벨에서 로우 레벨로 강하할 때 만약 부극성의 고속 클럭이 논리 하이에 있게 되면(즉, 정극성의 고속 클럭은 논리 로우), CPU 클럭 신호는 부극성 고속 클럭이 시간 tN에서 논리 로우로부터 논리 하이로 상승할 때까지 논리 로우 상태를 지속한다. 따라서 이러한 위치에서 CPU 클럭 조정 장치(6)는 그 출력이 부극성의 고속 클럭을 따르게 한다. 제12b도는 제2의 가능성을 나타낸 것으로, CPU 클럭 신호가 CPU 주기의 말단인 시간 t8에서 논리 하이에서 논리 로우로 강하할 때 부극성의 고속 클럭이 논리 로우의 레벨에 있게 되면(즉, 정극성의 고속 클럭은 논리 하이 레벨), 상기 CPU 클럭 신호는 상기 정극성의 고속 클럭이 시간 tN에서 논리 로우에서 논리 하이로 변화할 때까지 로우 상태를 지속한다. 따라서 상기 CPU 클럭 조정 장치는 그 출력이 정극성의 고속 클럭을 따르게 한다.

제13a도는 제9도의 CPU 클럭 조정 장치(6)의 상세한 블록도이다.

상기 조정 장치(6)는 클럭 출력 혼합 회로(61)와, 고 레벨의 래치 회로(62)와, 제1의 선택/허용 회로(63)와, 제2의 선택/허용 회로(64) 및 NOT 게이트(65)를 포함한다. 상기 인터페이스 엔드 프리-노티스 신호(F)는 고 레벨의 래치 회로(62)의 입력 단자(f)에 공급된다. 상기 부극성이 고속 클럭(G)은 상기 제1의 선택/허용 회로(63)의 클럭 입력 단자(g1)에 인가된다. 상기 정극성의 고속 클럭(G)은 상기 제2의 선택/허용 회로(64)의 클럭 입력 단자(g2)에 인가된다.

상기 고 레벨의 래치 회로(62) 및 제1 및 제2의 선택/허용 회로들(63)(64)로부터의 각 출력 A,B,C는 클럭 출력 혼합 회로(61)의 입력 단자(a),(b),(c)에 인가된다.

상기 고 레벨의 래치 회로(62)의 출력(A)는 또한 NOT 게이트(65)를 통하여 상술한 2개의 선택/허용 회로(63)(64)의 프리세트 단자(PS1),(PS2)에 공급된다. 상기 제1의 선택/허용 회로(63)는 억제 신호(I)를 제2의 선택/허용 회로(64)에 공급한다. 제2의 선택/허용 회로(64)도 또는 억제 신호(J)를 제1의 선택/허용 회로(63)에 공급한다.

제13a도의 CPU 클럭 조정 장치(6)의 동작은 제13b도의 CPU 클럭 조정 장치(6)의 개략적인 회로도와 제13도의 타이밍 도를 참고하여 기술한다.

상기 클럭 출력 혼합 회로(61)의 출력(E)은 상기 장치(6)의 출력이다. 이 장치(6)의 출력은 CPU(7)에 인가된 CPU 클럭 신호이다. 회로(61)의 출력은 상기 회로(61)가 제13b도에 도시된 바와같은 OR-게이트이기 때문에 신호 A, B, C에 의하여 결정된다. 제13b에 도시된 바와같이, 상기 회로(61)의 출력은 A, B, C중 하나 또는 그 이상의 하이 레벨을 가질때 하이거나 또는 1이며, 또한 회로(61)의 출력은 상기 3개의 모든 입력이 로우 레벨을 가질때 로우이거나 또는 0이다. 또한 출력(E)은 래치 회로(62)에 귀환된다. 상기 래치(62)의 출력(A)은 입력(F),(E)에 의하여 결정된다.

제13b의 회로(6)는 여러 기능을 수행한다. 상기 인터페이스 주기 엔드 프리-노티스 신호(F)가 하이일때, 상기 장치(6)의 출력(E)은 상기 장치(6)의 초기 조건에 따라 정,부극성의 고속 클럭을 따르게 된다.

제10a,10b 및 13b도를 참조하면 시간 t7 전에 신호 F가 1이기 때문에, 신호 A는 0이고 신호

는 1이다. 신호 A가 1일때, 이것은 상기 혹은 부극성의 고속 클럭중 하나가 CPU 클럭이 되도록 선택되는 것을 의미한다. 이것은 다음과 같이 상세히 기술된다.

플립-플롭(631)(641)의 입력(D1)(D2)들은 다음과 같은 조합의 값을 가질 수 있다;

1. D1=D2=0;

2. D1=1, D2=0;

3. D1=0, D2=1; 및

4. D1=D2=1

A=1일때, 즉 AND-게이트(632)(642)에 인가된 A의 보수가 0이면 AND-게이트(633)(643)는 상기 정,부극성의 고속 클럭 모두를 혼합 회로(61)에 통과하지 못하게 한다. 신호

는 상기 두 고속 클럭 신호들이 CPU 클럭으로서 사용되는 것을 금지시킨다.

다음은 A가 1에서 0으로 강하할때 발생하는 것을 고려한다. 신호 A가 아직 1일때, 상기 억제 신호(I)(J)는 모두 0이 되어 결국 입력(D1)(D2)는 둘다 0이 된다. 따라서, 신호(A)가 1에서 0로 강하하여 이것의 신호 보수(

)가 1부터 0로 상승할때, 신호들(I)(J)(D1)(D2)의 초기 값들은 0의 값에 지속된다. 따라서, 상기 정극성의 고속 클럭(G)의 강하 연부(falling dege)가 플립-플롭(641)에 인가되기전에 부극성의 고속 클럭(G)의 강하 연부가 플립-플롭(631)에 공급되면, 이러한 부극성의 고속 클럭의 강하 연부는 D1이 0이기 때문에 출력(Q1)이 1이 되게 한다. 그러면, AND-게이트(632)의 출력도 1이 되어, AND-게이트(633)는 부극성의 고속 클럭(

)이 CPU 클럭 신호로써 회로(61)를 통해 공급하게 한다. AND-게이트(632)의 출력 신호(I)가 1이기 때문에 이것은 정극성의 고속 클럭 강하 연부의 수신시 플립-플롭(641)의 출력(

)이 0이 되게 한다. 이것은 AND-게이트(642)의 출력(J)이 0이 되게 하여, 입력(D1)이 0의 값에 지속된다. 이것은 또한 AND-게이트(642)가 CPU 클럭으로써 상기 정극성의 고속 클럭(G)을 회로(61)로 공급시키는 것을 방지시킨다.

상술한 바로부터 상기 부극성의 고속 클럭은 신호(

)가 아니라 억제 신호(I)에 의하여 CPU 클럭이 되는 것을 방지하는 것이 명백하다. 신호(D1)가 0의 값에 유지되기 때문에, 게이트(633)는 부극성의 고속 클럭이 CPU 클럭으로서 회로(61)에 계속적으로 공급하는 것을 허락한다.

반대로, 플립-플롭(631)이 부극성의 클럭에 대응하는 연부를 수신하기전에 플립-플롭(641)이 부극성의 고속 클럭의 강하 연부를 수신하면, 게이트(643)는 정극성이 고속 클럭이 CPU 클럭으로써 공급하는 것을 허용하게 한다. 부극성의 고속 클럭은 억제 신호(J)에 의해 CPU 클럭이 되는 것을 방지한다.

상기 조건 D1-D2=1은 제13b도의 회로 내에서 불가능하다. D1 및 D2의 초기 값들이 1이고, 신호(

)가 0일때, 두 입력들, (D1)(D2)은 0이 된다. 상기 신호(A)가 1이고 D1,D2의 초기 값이 둘다 1일 때에도 제13b도에 도시된 바와같이 플립-플롭들(631)(641)의 인터로킹 특성(interlocking nature)때문에 두 신호(D1,D2)들중 한 신호는 0이 되고, 다른 신호는 1이 된다. 다시 말하면, 상기 장치(6)가 터언-온(turn-on)되고 신호(F)가 1(A=0,

=1)일때, 두 고속의 클럭들 중의 하나는 CPU 클럭이 된다.

제10a,10b도에 도시된 장치(6)의 조건은 정극성의 고속 클럭(G)이 CPU 클럭으로서 공급되는 상황을 나타낸 것이다. 상기 기술은 신호(F)가 1의 값에 있을때 상기 장치(6)의 기능을 요약한 것이다.

상기 인터페이스 주기 엔드 프리-노티스 신호(F)가 논리 하이 레벨에서 로우 레벨 또는 1에서 0으로 강하할 때, 이것은 신호 A가 상술된 바와같이 0에서 1이 되게 한다.

상기 인터페이스 주기 엔드 프리-노티스 신호(F)가 논리 하이에서 로우로 강하하면, 상기 장치(6)의 출력은 논리 하이 또는 로우의 값에 있게 된다. 이것의 출력이 논리 하이 값에 있을때, 상기 장치(6)는 신호(F)가 다시 논리 하이의 값으로 상승할 때까지 이것의 출력이 논리 하이의 값에 유지되게 한다. 만약, 신호(F)가 하이로부터 로우로 강하할 때 상기 장치(6)의 출력(E)이 논리 로우의 값을 가지면 상기 장치(6)는 신호(E)가 발생기(3)에 의하여 인가된 클럭 신호의 주파수 및 위상에서 논리 하이로 상승한 후 이것의 출력(E)이 논리 하이에서 유지되게 한다. 상기 인터페이스 엔드 프리-노티스 신호(F)가 인터페이스 및 CPU 주기의 종단부인 시간 t8에서 로우에서 하이 레벨로 상승할때, 상기 장치(6)는 이것의 출력을 로우로 끌어내리도록 반응한다. 그러면, 장치(6)가 인터페이스 및 CPU 주기의 종단부에서 이것의 출력을 로우로 끌어당기는 순간에 정,부 고속 클럭의 논리 상태가 되어 상기 장치(6)는 이것의 출력이 두 고속 클럭 신호중의 하나를 따르게 한다.

상기 인터페이스 주기 엔드 프리-노티스 신호(F)가 하이 레벨에서 로우레벨로 강하할 때, 상기 장치(6)의 출력(E)의 논리 상태는 두 가능한 논리 상태(제10a도의 논리 하이 및 제10b도의 논리 로우에서) 중의 하나의 논리 상태에 있을 수 있다. 따라서, 만약 신호(E)가 1에 있고 신호(F)가 1에서 0으로 강하하면, 래치 회로(62)의 출력은 회로(62)의 논리 구조로부터 명백한 바와같이 1의 값을 가지게 된다. 신호(A)는 신호 F가 다시 상태를 변화시킬 때까지 1의 값을 유지한다. 따라서, 장치(6)의 출력 신호(E)를 신호(F)가 상태를 변화시킬 때까지 1의 값을 유지한다. 이에 대한 설명은 제10a도에 도시된다. 만약, 신호(F)가 1에서 0으로 강하하고 제10b도에 도시된 바와같이 논리 로우 상태에 있게 되면 상기 장치(6)의 출력은 이것이 정극성의 고속 클럭을 논리 하이 값을 따를 때까지 논리 로우 값을 유지한다. 이것이 발생할 때, 신호(F)가 다시 상태를 변화시킬 때까지 래치 회로(62)의 출력(A)는 하이가 되고 이 상태를 계속하여 지속하게 된다. 장치(6)의 출력(E)은 신호(F)가 제10b도에 도시된 바와같이 상태를 변화시킬 때까지 하이의 값을 계속 유지한다.

상기 인터페이스 엔드 프리-노티스 신호(F)가 시간 t8에서 0에서 1로 상승할때 래치 회로(62)의 출력(A)은 1에서 0으로 강하한다. NOT-게이트(65)는 래치 회로(62)의 클럭(A)의 보수가 상기 회로(63,64)의 프리세트 단자(PS1)(PS2)에 인가되게 한다. 따라서, 상기 장치(6)의 출력(E)이 상술한 바와같이 하이 값을 유지하고 신호(A)가 1의 값을 가질때 상기 회로(63,64)의 부극성의 출력(Q1),(Q2)은 0이 된다. 이 경우에, 상기 출력(B),(C)은 모두 0'이 된다. 따라서, 상기 장치(6)의 출력(E)은 래치 회로(62)의 출력(A)을 따르게 된다. 또한, 신호(A)가 하이 레벨을 가질때 AND-게이트(632)(642)의 출력은 모두 로우 레벨에 있게 되어 두 억제 신호(I),(J)는 모두 0이 된다.

상기 두 선택/허용 회로(63,64)는 동일 회로이다. 상기 두 회로는 입력 단자(g1)(g2)에 인가된 클럭 신호의 부극성의 연부에 응답하여 상태를 변화시킨다. 또한 상기 각 회로는 두개의 AND-게이트를 포함한다. 상기 두개의 선택/허용 회로들 중의 하나가 클럭 신호의 부극성의 연부에 인가된 클럭 신호를 게이트(61)의 입력(b 또는 c)로 통과시키도록 선택 및 허용할 때, 이러한 회로는 다른 회로의 동일한 동작을 억제시킨다. 따라서, 제10a의 시간 t0에서 상기 장치(6)의 출력(E)는 정극성의 고속 클럭(G)을 따르게 되고 게이트(643)는 정극성의 클럭 신호를 통과시킨다. 따라서, 게이트(642)의 출력은 하이 레벨의 값을 가지게 된다. 한편, 신호(A)는 0, 플립-플롭(641)의 부극성의 출력은 1이 된다. 따라서, AND-게이트(642)의 출력(J)은 1이 된다. 이것은 정극성의 고속 클럭(G)이 AND-게이트(643)를 통하여 게이트(61)의 입력 단자(C)에 공급시키게 한다.

게이트(642)의 출력(J)이 플립-플롭(631)의 입력단자(D1)에 인가되기 때문에 플립-플롭(631)의 부극성의 출력은 0에 있게 된다. 이것은 결국 0의 값을 가지는 게이트(632)의 출력(I)을 야기시켜 게이트(61)의 입력 단자(B)에 부극성의 고속 클럭이 상기 게이트를 통과하는 것을 억제한다. 만약, 상기 게이트(61)에 공급되는 정극성의 클럭을 허용하는 대신에 상기 회로(63)는 게이트(61)의 입력 단자(b)에 부극성의 고속 클럭을 인가시키고 이와 유사하게 상기 억제 신호(I)는 게이트(61)의 입력 단자(C)에 정극성의 고속 클럭을 통과하는 것을 회로(64)가 억제하도록 하이의 값을 가지게 된다. 따라서 어떤 시간에 대부분의 두 하이 고속 클럭 중 하나는 게이트(61)에 인가되고, 두개 모두가 공급되지 않는다.

상술한 바로부터 만약 상기 2개의 고속 클럭중 하나가 회로(61)에 공급하는 것이 바람직하다면 상기 래치 회로의 출력(A)은 0이 되어야 한다. 이러한 조건하에서 정극성 또는 부극성의 고속 클럭이 상기 회로(61)에 통과할 것인지는 시간 t8에서의 CPU 주기의 종료후 상기 두 클럭들의 하강 연부 사이의 상대적인 다이밍 관계에 달려 있다. 정극성과 고속 클럭의 하강 연부가 입력(G2)에 도달하기 전에 부극성의 고속 클럭의 하강 연부가 상기 회로(63)의 입력(G1)에 도달하면 상기 장치(6)는 부극성의 고속 클럭이 회로(61)를 통과하도록 허용한다.

반대로, 상기 정극성의 고속 클럭은 회로(61)를 통과하게 된다.

신호 A의 보수가 플립-플롭(631)(641)의 프리세트 단자로 인가되기 때문에 두 플립-플롭들의 2개의 부극성의 출력은 0으로 설정된다. 따라서, 두 억제 신호(I),(J)는 0에 있게 된다. 상기 CPU 및 인터페이스의 종말에서, 신호(F)는 하이가 되어 신호(E)와 신호(A)는 모두 상술된 바와같이 로우 상태로 떨어진다. 이 시간에, AND-게이트(632)의 입력들 중의 하나에 인가된 신호(A)의 보수는 하이이고 다른 입력, 플립-플롭(631)의 부극성의 출력은 로우이다. 상기 두 AND-게이트(642)의 입력은 논리 상태가 유사하다. 상기 정극의 고속 출력의 강하 연부가 플립-플롭(631)의 입력(g1)에 도달한다. 이러한 순간에, 플립-플롭(631)의 부극성의 출력은 입력(Dl)이 0에 있기 때문에 하이가 된다. 이것은 AND-게이트(632)의 출력(1)이 하이가 되도록 하며, 게이트(633)를 통하여 게이트(61)의 입력(B)에 부극성의 고속 클럭을 공급한다.

신호(I)의 하이 논리 레벨이 회로(64)를 억제시켜 상술된 방식으로 정극성의 고속 클럭이 게이트(61)의 입력(C)로 통과시키지 못하게 한다. 이와 유사하게, 부극성의 고속 클럭의 강하 연부가 플립-플롭(631)의 입력(g1)에 도달하기 전에 정극성이 고속 클럭의 강하 연부가 플립-플롭(64)의 입력(g2)에 도달하면, 상기 정극성의 고속 클럭은 회로(64)에 의하여 게이트(61)의 입력(C)으로 통과되고 억제 신호(J)는 부극성 고속 클럭으로 상기 회로(61)의 입력(B)에 통과하는 것을 방지하도록 1이 된다.

제13c도는 제13b도에서의 신호의 타이밍 관계를 더욱 완전히 도시한 것이다. 본 기술 분야의 종사자라면 본 발명의 정신을 벗어남이 없이 여러 변경예가 이루어질 수 있음을 이해할 수 있을 것이다. 따라서, 제10b도에 예시된 바와같이, 상기 인터페이스 엔드 프리-노티스 신호(F)가 CPU의 효율을 최소화시키도록 선택시간(tM)에서 로우로 강하한다. 제10a도에 도시된 바와같이, 신호(F)는 기준 클럭(또한 인터페이스 클럭의) 3·1/2 주기를 지나는 시간(t7)에서 강하한다. 제10b도에 도시된 바와같이, 신호(F)는 시간(t7) 이후의 시간에서 로우로 강하한다. 신호(F)가 로우로 강하할 때의 시간 선택은 장치(6)의 출력을 지속시키거나 혹은 높이도록 선택된다. 따라서, 상기 선택은 인터페이스 및 기준 클럭 신호의 주파수에 대해서 발생기(3)에 의하여 인가된 고속 클럭 신호의 주파수에 종속된다. 따라서, 만약 고속 클럭 신호 주파수가 인터페이스 및 기준 신호 주파수의 2배 이하이면(기준 클럭 주파수에 대한 고속 클럭 신호 주파수의 비가 1 : 1.5혹은 1 : 1.8일때와 같이) 신호(F)는 기준 클럭 신호의 3·1/2 주기가 제10a도에서의 시간(t7)에서와 같이 통과할때 로우가 된다. 만약 발생기(3)에 의하여 인가된 고속 클럭 신호가 상기 기준 신호와 인터페이스 신호 주파수의 2배 또는 2배 이상인 주파수에 있으면, 신호(F)가 로우로 될때의 시간은 3·1/2 주기가 지나갈때의 시간으로부터 지연 라인에 의한 예정량에 의하여 지연된다. 따라서, 신호(F)가 로우로 되게 하는 시간은 상기 기준 주기를 2개 부분으로 나누는데, 이것은 예정 시간에 대한 시간(t0)로부터의 개시부와 제10b도에 참조된 주기(t8)의 종단에 대한 예정 시간으로부터의 나머지부이다. 상기 기준 주기의 나머지부가 발생기(3)에 의하여 인가된 고속 클럭의 한 주기보다 크도록 지연량이 선택된다. 이것은 신호(F)가 로우로 될때 장치(6)의 출력을 고속 클럭 신호의 위상에 관계없이 지속시키거나 또는 높이게 한다.

발생기(3)에 의하여 인가된 고속 클럭 신호들, 인터페이스 클럭 신호들 및 기준 주파수는 공지되었다. 상기 기준 클럭의 3·1/2 주기가 통과할때(즉, 제10a도의 시간 t)의 시간을 결정하도록 인터페이스 클럭 신호 및 인터페이스 상태 신호와 함께 간단한 계수기가 사용된다. 이러한 설계는 일반적인 설계이다. 상술한 바와같이, 고속 클럭의 주파수가 기준 클럭 주파수의 2배 이상의 주파수이면 종래의 지연 라인들은 신호(F)가 로우로 될때의 시간을 지연시키도록 사용된다. 따라서, 제10b도에서 발생기(3)에 의하여 공급된 고속 클럭 신호들의 기준 클럭 주파수의 약 3배의 주파수를 갖는다. 이러한 이유때문에 신호(F)가 로우로 되는 시간(t7)은 기준 주기의 개시로부터 기준 클럭의 3·1/2 주기가 통과하는 시간의 위치 이후의 예정량에 의하여 지연될 것이다. 상기 CPU가 고속으로 동작하는 반면에 기준 주기의 끝에서 CPU 클럭이 로우'로 유기되는 동안 제10b도를 참조한 상기 기술은 기준 주기의 개시부를 최대화시킨다. 이것이 시스템의 효율을 향상시킨다. 따라서, 본 발명의 정신은 청구된 청구 범위에 의해서만 한정될 것이다.

Claims (21)

1. 데이터 엑세스를 위하여 표준 주기를 가지는 인터페이스를 통해 데이터 엑세스를 제어하기 위한 인터페이스 제어 시스템에 있어서, 제어기와 ; 표준 주기의 말기에 논리 상태를 변화시키도록 주파수와 위상을 가지는 인터페이스 클럭 신호를 인터페이스에 인가하는 수단과 ; 상기 인터페이스 클럭 신호보다 더 큰 주파수에 있는 제어기의 클럭 신호를 발생시키는 수단과 ; 상기 제어기의 클럭 신호를 조정하여 표준 주기의 말기에 상태를 변화시키는 출력을 또한 제공하고, 상기 출력 신호를 제어기에 공급하여 데이터 엑세스를 처리하는 상기 인터페이스를 통한 수단으로 구성됨을 특징으로 하는 인터페이스 제어 시스템.
2. 제1항에 있어서, 상기 조정 수단은 기준 주기의 적어도 제1의 반주기를 구성하는 기준 주기의 초기부를 위한 것이며, 상기 출력은 제어기의 클럭 신호와 실질적으로 동일하여 상기 기준 주기의 적어도 제1의 반주기 동안 상기 제어기가 제어기의 클럭 신호의 주파수에서 동작함을 특징으로 하는 인터페이스 제어 시스템.
3. 제2항에 있어서, 상기 기준 주기 이후의 나머지 기준 주기부는 기준 주기의 나머지부를 한정하며, 제어기 클럭 신호의 주파수가 인터페이스 클럭 신호의 주파수보다 더 클때 상기 조정 수단은 상기 나머지부가 두 제어기의 클럭 신호 주기들 보다는 더 적지만 제어기의 클럭 주기보다는 더 큰 지속 시간이 되도록 함을 특징으로 하는 인터페이스 제어 시스템.
4. 제1항에 있어서, 상기 제어기의 클럭 신호 발생 수단은 정위상의 제1의 제어기의 클럭 신호와 부위상의 제2의 제어기의 클럭 신호를 발생하며, 상기 조정 및 인가 수단은 표준 주기의 단부 이후의 출력이 되도록 상기 제1 및 제2의 신호들 사이에서 선택하기 위한 수단을 또한 구성하며, 상기 선택 수단은 상기 표준 주기의 단부에 상기 제1 및 제2신호들의 논리 상태들에 응답하여 선택함을 특징으로 하는 인터페이스 제어 시스템.
5. 제1항에 있어서, 상기 제어기는 상태 신호들을 발생하며, 상기 시스템은 또한 표준 주기의 프리-노티스 신호의 단부를 발생시키기 위한 수단을 구성하며, 상기 조정 수단은 상기 표준 주기의 프리-노티스 신호에 응답하여 표준 주기의 단부에서 상태를 변화시키는 출력을 제공함을 특징으로 하는 인터페이스 제어 시스템.
6. 제5항에 있어서, 상기 제어기의 클럭 신호의 주파수는 상기 인터페이스의 클럭 신호의 2배 주파수보다 적으며, 상기 표준 주기 단부의 프리-노티스 신호는 기준 주기의 단부전의 실질적으로 1/2 인터페이스 클럭 주기의 시간에 상태를 변화시켜 기준 주기의 동작 개시에 임박한 단부를 지시하는 것을 특징으로 하는 인터페이스 제어 시스템.
7. 제5항에 있어서, 상기 제어기의 클럭 신호의 주파수는 인터페이스의 클럭 신호의 주파수의 2배 이상이며, 상기 기준 주기 단부의 프리-노티스 신호는 기준 주기의 단부전의 인터페이스 클럭 주기의 1/2 보다 더 적은 시간에 상태를 변화시켜 기준 주기의 동작 개시에 임박한 단부를 지시하는 것을 특징으로 하는 인터페이스 제어 시스템.
8. 제5항에 있어서, 상기 표준 주기 단부의 프리-노티스 신호는 상태를 변화시켜 기준 주기의 동작 개시에 임박한 단부를 지시하며, 상기 조정 수단은 기준 주기 단부의 프리 노티스 신호가 상태를 변화시킬 때 상기 조정 장치의 출력이 예정된 논리 상태로 유지하거나 유도되도록 하는 래치 회로를 포함함을 특징으로하는 인터페이스 제어 시스템.
9. 제8항에 있어서, 상기 기준 주기 단부의 프리 노티스 신호는 표준 주기 동안 그리고 상기 표준 주기의 단부에서 상기 조정 수단의 출력이 상태를 변화시키도록 하는 것을 특징으로 하는 인터페이스 제어 시스템.
10. 제8항에 있어서, 상기 발생 수단은 정극성 및 부극성의 제어기의 클럭 신호를 포함하는 2개의 제어기의 클럭 신호들을 발생시키며 ; 상기 시스템은 상기 기준 주기의 단부에 있는 2개의 제어기의 클럭 신호들의 논리 상태들에 응답하여 기준 주기의 단부 이후의 상기 조정 수단의 출력이 되도록 2개의 제어기의 클럭 신호들 중의 하나를 선택하고, 상기 2개의 제어기의 클럭 신호들의 상태의 변화들 검출하는 수단을 또한 구성함을 특징으로 하는 인터페이스 제어 시스템.
11. 제8항에 있어서, 상기 시스템은 상기 조정 수단의 출력을 대치 회로에 귀환시키기 위한 귀환 수단을 또한 구성함을 특징으로 하는 인터페이스 제어 시스템.
12. 인터페이스 시스템의 인터페이스를 통해 데이터 엑세스를 제어하기 위한 방법에 있어서, 상기 시스템은 인터페이스와 그 데이터 엑세스를 제어하기 위하여 제어기를 포함하며, 상기 인터페이스는 데이터 엑세스용 표준 주기를 가지며, 상기 방법은 기준 주기의 말기에 논리 상태를 변화시키는 주파수와 위상을 가지는 인터페이스 클럭 신호를 인터페이스에 인가하는 단계와 ; 인터페이스 클럭 신호보다 더 큰 주파수에 있는 제어기의 클럭 신호를 발생시키는 단계와 ; 제어기의 클럭 신호를 조정하여 기준 주기의 단부에서 상태를 또한 변화시키는 출력을 제공하고, 상기 출력이 인터페이스를 통해 데이터 엑세스를 할 수 있도록 제어기에 상기 출력을 인가하는 단계로 구성됨을 특정으로 하는 데이터 엑세스를 제어하기 위한 방법.
13. 제12항에 있어서, 상기 조정 단계는 기준 주기의 적어도 제1의 반부를 구성하는 기준 주기의 개시부를 위한 것이여, 상기 출력은 제어기의 클럭 신호와 동일하여 상기 기준 주기의 적어도 제1의 반부동안 제어기가 제어기의 클럭 신호의 주파수에서 동작함을 특징으로 하는 데이터 엑세스를 제어하기 위한 방법.
14. 제13항에 있어서, 상기 기준 주기 이후의 나머지 기준 주기부는 기준 주기의 나머지부를 한정하며, 제어기 클럭 신호의 주파수가 인터페이스 클럭 신호의 주파수보다 더 클때 상기 조정 단계는 상기 나머지부가 두 제어기의 클럭 신호 주기들 보다는 더 적지만 제어기의 클럭 주기보다는 더 큰 지속 시간이 되도록 함을 특징으로 하는 데이터 엑세스를 제어하기 위한 방법.
15. 제12항에 있어서, 상기 제어기의 클럭 신호 발생 단계는 정위상의 제1의 제어기의 클럭 신호와 부위상의 제2의 제어기의 클럭 신호를 발생하여, 상기 조정 및 인가 단계는 상기 표준 주기의 단부에서 상기 제1 및 제2신호들의 논리 상태들에 응답하여 표준 주기의 단부 이후의 출력이 되도록 상기 제1 및 제2의 신호들 사이에서 선택하기 위한 단계를 포함함을 특징으로 하는 데이터 엑세스를 제어하기 위한 방법.
16. 제12항에 있어서, 상기 단계는 상태 신호들을 표준 주기의 프리-노티스 신호의 단부를 발생시키기 위한 단계를 또한 포함하며, 상기 조정 단계는 상기 표준 주기의 프리-노티스 신호에 응답하여 표준 주기의 단부에서 상태를 변화시키는 출력을 제공함을 특징으로 하는 데이터 엑세스를 제어하기 위한 방법.
17. 제16항에 있어서, 상기 제어기의 클럭 신호의 주파수는 상기 인터페이스의 클럭 신호의 2배 주파수보다 적으며, 상기 표준 주기 단부의 프리-노티스 신호는 기준 주기의 단부전의 실질적으로 1/2 인터페이스 클럭 주기의 시간에 상태를 변화시켜 기준 주기의 동작 개시에 임박한 단부를 지시하는 것을 특징으로 하는 데이터 엑세스를 제어하기 위한 방법.
18. 제16항에 있어서, 상기 제어기의 클럭 신호의 주파수는 인터페이스의 클럭 신호의 주파수의 2배 이상이며, 상기 기준 주기 단부의 프리-노티스 신호는 기준 주기의 단부전의 인터페이스 클럭 주기의 1/2 보다 더 적은 시간에 상태를 변화시켜 기준 주기의 동작 개시에 임박한 단부를 지시하는 것을 특징으로 하는 데이터 엑세스를 제어하기 위한 방법.
19. 제16항에 있어서, 상기 표준 주기 단부의 프리-노티스 신호는 상태를 변화시켜 기준 주기의 동작 개시에 임박한 단부를 지시하며, 상기 조정 단계는 기준 주기 단부의 프리 노티스 신호가 상태를 변화시킬 때 상기 조정 수단의 출력이 예정된 논리 상태로 유지하거나 유도되도록 하는 단계를 포함함을 특징으로 하는 데이터 엑세스를 제어하기 위한 방법.
20. 제19항에 있어서, 상기 기준 주기 단부의 프리 노티스 신호는 표준 주기 동안 그리고 상기 표준 주기의 단부에서 상기 조정 단계의 출력이 상태를 변화시키도록 하는 것을 특징으로 하는 데이터 엑세스를 제어하기 위한 방법.
21. 제19항에 있어서, 상기 발생 단계는 정극성 및 부극성의 제어기의 클럭 신호를 포함하는 2개의 제어기의 클럭 신호들을 발생시키며 ; 상기 방법은 상기 기준 주기의 단부에 있는 2개의 제어기의 클럭 신호들의 논리 상태들에 응답하여 기준 주기의 단부 이후의 상기 조정 단계의 출력이 되도록 2개의 제어기의 클럭 신호들 중의 하나를 선택하고, 상기 2개의 제어기의 클럭 신호들의 상태의 변화들 검출하는 단계를 또한 포함함을 특징으로 하는 데이터 엑세스를 제어하기 위한 방법.

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