JPH03114941A

JPH03114941A - 車載システムの制御装置

Info

Publication number: JPH03114941A
Application number: JP1253848A
Authority: JP
Inventors: Keiichiro Sueshige; 末繁　恵一郎
Original assignee: Mazda Motor Corp
Current assignee: Mazda Motor Corp
Priority date: 1989-09-28
Filing date: 1989-09-28
Publication date: 1991-05-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野）本発明は、複数のＣＰＵおよびメモリを有する車載シス
テムの制御装置に関するものである。

〔従来の技術〕

従来から、自動車には、空燃比ＩＩＪｌｍ等の各種制御
のため、ＣＰＵおよびメモリを備えた種々の制御装置が
搭載されている。（例えば特公昭６２−５９２２０号公
報参照）。自動車においては上記空燃比制御のほかにも
種々のエンジン１１１１１１，４ＷＳ制御、変速機制御
、サスペンション制御等、多種の制御を行なうため、多
数のＣＰＵが用いられることがある。またこのような多
種の制御を行なう場合に、総合的な制御を行なうシステ
ムが要求される。

（発明が解決しようとする課題）ところで、上記のように多種のＣＰＵが用いられる車載
システムを開発していく場合に、その制御のプログラム
の開発段階で、それぞれの制御において使用される定数
、パラメータ等をチューニングし、つまりメモリ内に記
憶させたデータをなんども変更して適正化していくこと
が必要となる。

とくに、実際にテスト運転を行ないつつ、運転者の感性
に適合したチューニングを行なうことが望まれる。

従来はこのような場合に、パラメータ変更等の処理を行
なうときは、その都度、制御をいったん停止し、上記処
理を行なった後、再び制御を行なうようにしていた。し
かしながらこのような手法では、上記処理を行なうとき
に運転をいったん停止させなければならないので、その
前後でタイムラグが生じ、このため、チューニングの能
率が悪い上に、パラメータ等の変更によるフィーリング
の変化がわかり難くなり、チューニングの適正化等に支
障を来たすといった問題があった。

この対策として、外付のハードウェアを用意し、スイッ
チ等によりパラメータ等を変更することも考えられてい
るが、これでは、多数のＣＰＵ内の各種パラメータの変
更を可能にしようとするとハードウェアが増大するため
、実現性に乏しかった。

本発明はこのような事情に鑑み、多数のＣＰＵを有する
車載システムにおいて、開発段階でのチューニングを行
なう場合等に、システム作動時にもデータ変更等の処理
を容易に行なうことができ、しかも、大幅なハードウェ
アの増加を来たさず、かつ能率良く上記処理等を行なう
ことができる車載システムの制御装置を提供することを
目的とする。

〔課題を解決するための手段〕

本発明は上記のような目的を達成するため、階層式に接
続された複数のＣＰＵと、各ＣＰＵに対して配設されて
ｃｐｕｍでのデータの受渡しを行なうマルチボートＲＡ
Ｍとを備えるとともに、外部からアクセスしたときのデ
ータ伝達を割込み処理で行ない、かつ各ＣＰＵのうちで
上位の階層のもの程上記割込み処理のタイミングを早く
し、階層が下位になるにつれて順に割込み処理のタイミ
ングを遅らせるように設定したものである。

〔作用〕

上記構成によると、システムがエンジン等の総合的Ｍｌ
を行なっている運転中にも、外部からのアクセスによる
データ変更等が割込み処理により高速で行なわれること
となる。

〔実施例〕

本発明の実施例を図面に基づいて説明する。

第１図は本発明が適用される多数のＣＰＵを備えたシス
テムの一例を示している。この図において、キーボード
およびデイスプレィをそなえたターミナル１にはインタ
フェース用ＣＰＵ２ａがパスラインを介して接続され、
このＣＰＬＩ２ａにメインＣＰＵ２ｂがパスラインを介
して接続され、さらにこのメインＣＰＵ２ａに多数のＣ
ＰＵ２Ｇがパスラインを介して階層式に接続されている
。

このｌ！ＩＩＩ式接続は、インタフェース用ＣＰＵ２ａ
を別にすればメインＣＰＬＩ２ａを最上位（階層レベル
１）として、これに次の階層（ＩＩＩレベル２）の複数
のＣＰＵ２Ｃｏ　、２Ｃ１が接続され、この各ＣＰＵ２
ｃｏ　、２ｃ１にそれぞれ、その次の階層（ＷＡＮレベ
ル３）の複数のＣＰＵ２（０／、２ＣＩ）。

２Ｃ１１が接続され、さらにこれらＣＰ　ｕ　２ｃｏｔ
、　２ｃ＠、２Ｃ１１にそれぞれ、その次の階ＩＩ（Ｉ
ｔ喘リレベル４の複数のＣＰ　Ｕ　２Ｑｏｔｏ、　２　
ｃｏｔｔ　、　２ｃｔｏｏ。

２ｃｔｔｏ、　２　Ｃｔｔｔが接続されるというように
、多数のＣＰＵがピラミッド形に接続されたものである
。

そして、最下位のＣＰＵは、例えばエンジン制御、ミッ
ション制御、ＡＢＳ制御（アンチスキッド制御）、サス
ペンション制御等の個々の制御を行ない、その上の階層
のＣＰＵは、例エバＡ　Ｂ　Ｓ　ＩＩＪ　ａｌｌとサス
ペンション制御とを関連させた制御等を行ない、さらに
その上の階層のＣＰＵは、例えば上記の関連制御にエン
ジン制御を関連させた制御等を行なうというようにして
、全体として総合的な車両の制御が行なわれる。

上記各ＣＰＵに対し、ＭＰ−ＲＡＭ　（マルチボートＲ
ＡＭ）３が、図示のように各ＣＰＵと一括に、もしくは
各ＣＰＵ間に配設されている。このＭＰ−ＲＡＭ３は２
以上の方向からデータの読み書きを行なうことができる
ようにしたＲＡＭである。従って、例えばＭＰ−ＲＡＭ
３に対して一方のＣＰＵからデータが書込まれるととも
にそのデータが他方のＣＰＵに読出されるという処理が
可能なものである。このＭＰ−ＲＡＭ３により、各ＣＰ
Ｕと、それぞれに対する上位階層のＣＰＵとの間でデー
タの受渡しが可能となっている。

また、各ＣＰＵはいずれも上位あるいは下位の階層のＣ
ＰＵから割込みを受けることができるように、破線矢印
で示すラインでＩＮＴ（インタラブト）接続されている
。さらに各ＣＰＵはいずれも、内部バスに直結している
ＰＯＭを有し、このＲＯＭ中に、上記割込みにより起動
されて、制御周期に影響を与えない短い時間内にコマン
ドに対する動作を完了することができる簡易モニタプロ
グラムを備えている。そして、このような構成により、
総合的制御が行なわれつつ、キーボード操作によるパラ
メータの表示、変更等のコマンドやその他のデータが伝
達される。そして、後に詳述するように、ターミナル１
から該当するＣＰｕヘデータが伝達されるときは、途中
のＣＰＵを経由して、それぞれに対する割込み処理でデ
ータ伝達が行なわれ、かつ、データ伝達に関係する各Ｃ
ＰＵのうちで上位の階層のもの程上記割込み処理のタイ
ミングが早く、階層が下位になるにつれて順に割込み処
理のタイミングが遅らされるように設定され、つまり上
位から順に割込み処理でデータが送られるようになって
いる。

なお、第１図中、ＩＮＴ　　ＩＬ、ＩＮＴ　　ＭＬ。

ＩＮＴ　　ＯＬ、ＩＮＴ　　１１等は上位から下位への
ＩＮＴ信号、ＩＮＴ　　ＩＨ，ＩＮＴ　　ＭＨ，ＩＮＴ
　　ＯＨ，ＩＮＴ　　ＩＨ等は下位から上位へのＩＮＴ
信号を表わす。

上記各ＭＰ−ＲＡＭ３においては、異なる階層の２つの
ＣＰＵ間でデータの受渡しをするために、第２図に示す
ようなデータを記憶するアドレスが定められている。

この図中、コントロールワードＣＮＴ、コマンドワード
ＣＭＤ、ステータスワードＳＴＳ、エラーワードＥＲＲ
，ＣＰＵ指定ワードＬＩＬｘ（ＵＬ１〜ＬＪＬ８）、デ
ータバッファＢＦｘ（ＢＦＯ〜ＢＦＸＸＸ）は、それぞ
れ次のような内容である。

ＣＮＴ：コマンドを実行する対象となるＣＰＵがどの階
層レベルに存在するかを示す。

ＣＭＤ：簡易モニタの中の、どのプログラムを実行する
かを示す。

ＳＴＳ　：処理するデータの数が何個あるかを示す。

ＥＲＲ：実行に再して起こったエラーの情報を示す。

ｕＬＸ：コマンドを実行するＣＰＵを指定するデータと
して、経由するＣＰＵの番号（第１図中に括弧書きで示
す）に相当するデータを上位から順に示す。

ＢＦｘ：引渡すべきデータを示す。

これらの詳細については、後記具体例によって明確にす
る。

ＣＰＵ内の基本的処理を第３図および第４図のフローチ
ャートに示す。なお、フローチャート中、「・・・Ｈ」
は上位ＣＰＵから伝達された信号もしくはデータを意味
し、「・・・し」は下位ＣＰＵから伝達された信号もし
くはデータを意味する。

第３図は上位のＣＰＵから割込み信号ＩＮＴｕＬがあっ
たときの処理を示す。このときは、先ずステップＳ１で
上位ＣＰＵから送られたコントロールワードＣＮＴをＭ
Ｐ−ＲＡＭ３から読み出してそのデータがｒｏＯＨＪ　
（Ｏを意味する）か否かを調べ、その判定がＮｏであれ
ば、コントロールワードＣＮＴの値を１だけ減少させた
上で（ステップＳ２）、その値がｒｏｏＨＪとなりたか
否かを調べる（ステップ８３）。ステップＳ３の判定が
Ｎｏであれば、ステップ８４〜Ｓ１１の処理を行なう。

ステップＳ４では、ＣＰＵ指定ワード冒ＩＵＬ１のデー
タに相当する番号ａのＣＰＵを指定し、噌そのＣＰＵのＭＰ−ＲＡＭ３に、コントロールワードＣ
ＮＴ、コマンドワードＣＭＤ、ステータスワードＳＴＳ
、エラーワードＥＲＲを書き移す。

続いてステップＳ５で、コントロールワードＣＮＴの値
をカウンタＣにセットするとともにカウンタｎを「１」
としてから、ステップ８６．８７で、カウンタｎをイン
クリメントするとともにカウンタＣをデクリメントしな
がら、カウンタＣがＯとなるまで、［ｕ　Ｌｎ　４−Ｕ
　Ｌｎ＋１　］とすルコとニヨリ、ＣＰＵ指定ワードの
アドレスを１つずつ繰上げて、指定ＣＰＵに対するＭＰ
−ＲＡＭ３に書込む。さらにステップＳ８で、ステータ
スワードＳＴＳの値をカウンタＣにセットするとともに
カウンタｎを「１」としてから、ステップ８９，８１０
で、カウンタｎをインクリメントするとともにカウンタ
Ｃをデクリメントしながら、カウンタＣがＯとなるまで
、データバッファＢＦｎを指定ＣＰＵに対するＭＰ−Ｒ
ＡＭ３に書込む。そしてステップＳ１１で、指定ＣＰＵ
　（下位のＣＰＵ）に割込み信号ＩＮＴ　　ｄＬを出力
してから、当割込み処理を終える。

上記ステップＳ３の判定がＹＥＳであれば、ステップ８
１２で当ＣＰＵ内のコマンド処理を行ない、さらにデー
タ返送のため、ステップ８１３で上位ＣＰＵに割込み信
号ＩＮＴ　　ｕＬを出力して、当別込みを終える。なお
、ステップＳ２の判定がＹＥＳであれば、そのまま割込
みを終える。

第４図は下位のＣＰＵから割込み信号ＩＮＴｄＨがあっ
たときの処理を示す。このときは、先ずステップ８２１
で下位ＣＰＵから与えられるエラーワードＥＲＲ，ａが
ｒｏｏＨＪか否かを調べる。その判定がＹＥＳであれば
、ステップ８２１で、ステータスワードＳＴＳ、ａの値
をカウンタＣにセットするとともにカウンタｎを「１」
としてから、ステップ８２３，８２４で、カウンタｎを
インクリメントするとともにカウンタＣをデクリメント
しながら、カウンタＣが０となるまで、データバッファ
ＢＦｎ、ａを指定ＣＰＵに対するＭＰ−ＲＡＭ３に書込
む。さらにステップ８２５でコントロールワードＣＮＴ
、コマンドワードＣＭＤ、ステータスワードＳＴＳ、エ
ラーワードＥＲＲについてそれぞれ、下位ＣＰＵからの
データをＭＰ−ＲＡＭ３に書込む。そしてステップ８２
６で上位ＣＰＵに割込み信号ＩＮＴ　　ｕＨを出力して
、当割込みを終える。なお、ステップ８２１での判定が
Ｎｏのときは、単にステップ８２５゜８２６の処理だけ
を行なう。

これら基本処理のプログラムは第１図中のメインｃｐｕ
ｉｂおよびこれに階層式に続く各ＣＰＵ２Ｃのいずれに
おいても同じである。なお、インタフェース用ＣＰＵＩ
ａ内の処理のプログラムだけは上記プログラムと異なっ
ており、これについては次の具体例で示す。

乃　　　　８動作の一例として、第１図中のＣＰｕ２ｃ１０の１００
００Ｈ番地のデータを表示させることとする。この例に
よる場合、キー人力としてはＣＰｕ２ｃ１ｏの指定、Ｄ
ＵＭＰ　（表示）、１００００８番地の指定が行なわれ
る。

上記キー人力が入ったときのインタフェース用ＣＰＵ２
ａ内の処理としては、第５図に示すようにメインＣＰｔ
Ｊ　２　ｂに対するＭＰ−ＲＡＭ３へのコントロールワ
ードの書込み（ステップ５２７）、コマンドワードの書
込み（ステップ８３２）、ステータスワードの書込み（
ステップ８３３）、エラーワードの書込み（ステップ８
３４）、ＣＰＬＪ指定ワードの書込み（ステップ８３５
）、データバッファの書込み（ステップ８３６）を行な
ってから、メインＣＰＬＩ２ｂへの割込み信号ＩＮＴＩ
Ｌを出力する。当動作例による場合、ＣＰｕ２ｃ１０は
階層レベル３にあるので、コントロールワードはＣＮＴ
、Ｏ←０３Ｈとし、またＣＰｕ２ｃ１を経由してＣＰｕ
２ｃ１ｇに至るので、ｃｐｕ指定ワードはこれらの番号
に対応させてＵＬｌ、０←０１Ｈ，ＬＩＬ２．０←ＯＯ
Ｈとする。このほかにコマンドワードはＣＭＤ、０←Ｏ
ＩＨ，ステータスワードはＳＴＳ、Ｏ←０４Ｈ１エラー
ワードはＥＲＲ，０←０ＯＨ１データバツフアはＢＥｏ
。

０←０ＯＨ１ＢＥ１．Ｏ←ＯＯＨ，ＢＨ３，Ｏ←０１Ｈ
１ＢＥ３．Ｏ←ＯＯＨとする。

また、データ返送されたときのインタフェース用ＣＰＵ
２ａの処理としは、メインＣＰＬＪ２ｂからの割込み信
号ＩＮＴ　　ＩＨに応じ、ステップＳ４１でエラーワー
ドＥＲＲ，ＯがｒｏＯＨＪが否かを調べ、その判定がＹ
ＥＳのときは、ステップ８４２でＢＦｏ、０のデータを
表示して割込みを終了する。なお、ステップ８４１での
判定がＮＯのときはエラー表示を行なう。

また、当具体側による場合の、第３図の基本的処理に基
づ（メインＣＰＵ２ｂ内の具体的処理は、第７図に実線
で示すようになる。すなわち、ステップＳ１での判定は
Ｎｏとなり、ステップＳ２ではコントロールワードＣＮ
Ｔが３−１−２となり、ステップＳ３の判定はＮｏとな
る。ステップＳ４ではＵＬｎ、１の値によって指定され
たＣＰｕ２ｃ１に対するＭＰ−ＲＡＭ３１．：、ＣＮＴ
４−０２Ｈ１ＣＭＤ←０１Ｈ１ＣＭＤ−０４Ｈ，ＣＭＤ
←ＯＯＨが書込まれる。ステップＳ５でカウンタＣにｒ
０２ＨＪがセットされることにより、ＣＰｕ２Ｃ１に対
するＭＰ−ＲＡＭ３へのｃｐｕ指定ワードの書込み（ス
テップ８６）が２回繰返され、またステップＳ８でカウ
ンタＣにｒ０４ＨＪがセットされることにより、ＣＰＵ
２Ｃ１に対するＭＰ−ＲＡＭ３へのデータバッファの書
込み（ステップＳ９）が４回繰返される。そして、ステ
ップＳ１１でＣＰＵ２Ｃ１に割込み信号ＩＮＴ　　ＭＬ
が出力される。

この割込み信号ＩＮＴ　　ＭＬを受けたＣＰＵ２Ｃ１で
の具体的処理は、上記処理と破線部分が変る。すなわち
、ステップＳ２でコントロールワードＣＮＴが２−１−
１となるとともに、ＵＬｒｌ。

１の値によってＣＰＵ２（、ｏに対するＭＰ−ＲＡＭ３
にデータが書込まれ、かつ、ステップＳ５でカウンタＣ
にｒｏＩＨＪがセットされることによりステップＳ６の
処理が１回行なわれ、ステップＳ１１ではＣＰＵ２Ｃ１
０に割込み信号ＩＮＴ　　１Ｌが出力される。

この割込み信号ＩＮＴ　　ＩＬを受けたＣＰＵ２Ｃ１０
では、第７図中に二点鎖線で示すように、ステップＳ２
でコントロールワードＣＮＴが１−１−〇とされること
により、ステップＳ３での判定がＹＥＳとなり、ステッ
プ８１２でＣＰＵ２Ｃ。

内のコマンド処理が行なわれる。具体的には、データバ
ッファＢＦＯ〜ＢＦ３に入っている値（１００００Ｈ）
を基に、この番地のデータをバイトでＢＦＯにストアし
、ＳＴＳ←ＯＩＨおよびＥＲＲ←ＯＯＨを実行する。そ
して、ＣＰＵ２ｃ１に割込み信号ＩＮＴ　　１Ｈを出力
する。

ＣＰＵ２ｃｉｏからのデータ返送時は、ＣＰＵ　２Ｃ１
０およびメインＣＰＬＪ２ｂが、順次第４図に示した基
本的制御に基づいて割込み処理を行なって、データを上
位に送る。例えばＣＰＵ２Ｃ１では、第８図に示したス
テップ８２１〜８２６（第４図に準する）の処理を行な
い、メインＣＰＬＩ２ｂに割込み信号ＩＮＴ　　ＭＨを
出力する。

以上のような当実施例では、各ＣＰＵによってエンジン
等に対する各種制御が行なわれている運転中であっても
、特定ＣＰＵに対してデータ表示、パラメータ変更等を
行なわせるとき、ターミナル１と指定ＣＰＵとの間のデ
ータ伝達が、途中のＣＰＵを経由して順次割込み処理で
行なわれる。そして、この各ＣＰＵにおける割込み処理
は充分に短い時間であるため、エンジン等に対する各Ｃ
ＰＵの制御動作にほとんど影響を及ぼさない。

第９図乃至第１６図は車載システム制御の別の手法を示
す。

第９図におイテ、各ＣＰＵ１２ａ、１２ｂｏ　。

１２ｔＮ　、１２ｔ）ｏ＋、１２ｂｔ＋、１２ｂｎ、１
２ｂ、、ｏ、　１２ｂｏｕ、　１２ｂ＋Ｏｏ、　１２ｂ
ｒｔｏ、　１２ｂｕｔは、第１図のＣＰＵ２ｂ、２ｃと
同様に階層式に接続され、最上位のメインＣＰＵ１２ａ
がターミナル１１に接続されている。また、各ＣＰｕに
対してＭＰ−ＲＡＭＩ　３が配設され、上位と下位のＣ
ＰＬＩ間でデータの受渡しが可能となって６ｓる。

また、各ＣＰＵはそれぞれ、ターミナル１１のキーボー
ドからの入力、ターミナル１１のデイスプレィへの表示
等ができる程度の簡単なＯ８（オペレーティングシステ
ム）を含んでいる。従って、１つのターミナル１１から
のデータを伝達してＯ８を作動することにより、データ
表示やパラメータ変更等が可能となる。ただし、多数の
Ｏ８が作動すると１つのターミナル１１では区別がつか
なくなる。

そこで本手法では、各ＣＰＵのうちのいずれか１つだけ
を作動させ、かつ、作動させるＯ８を切換指令によって
随意に選択できるようにする。

このようにするため、各ＣＰＵはそれぞれ、Ｏ８がター
ミナル１１に対応して入力、表示等のための動作を行な
うＯ８起動状態と、Ｏ８起動を停止して上位の階層から
の切換信号を持っているだけのアイドル状態と、Ｏ８起
動は停止しているがデータの受渡しは行なうスルー状態
とに、変更可能となっている。そして、後述のような制
御により、１つのＣＰＵがｏＳ起動状態とされるとき、
これとターミナル１１との間のＣＰＵはスルー状態とさ
れてそれ以外はアイドル状態とされ、例えば第９図中に
括弧書きで示したようにＣＰＵ１２ｂ　１１がＯ８起動
状態とされるときは、ＣＰＵ１２ｂ、１２ｂ１がスルー
状態とされて他のＣＰＵがアイドル状態とされるように
なっている。

上記各ＭＰ−ＲＡＭ１３においては、異なる階層の２つ
のＣＰＵ間でデータの受渡しをするために、第９図に示
すようなデータを記憶するアドレスが定められている。

ここで、コントロールワードＣＮＴは第２図中のコント
ロールワードＣＮＴとは意味が異なり、ＣＰＵ間で受渡
しされる状態切換のためのデータを示すものである。コ
マンドワードＣＭＤ、ステータスワードＳＴＳ、エラー
ワードＥＲＲ，データバッファＢＦＯ，ＢＦｌ・・・は
、第２図中の同一名称のものと同じ意味である。

上位のＣＰＵから下位のＣＰＵヘデータを伝達するとき
の基本動作は第１１図のようになっている。すなわち、
このときは、ＣＰＵ間のＭＰ−ＲＡＭ１３に、上位のＣ
ＰＵによりＣＭＤ、ＳＴＳ。

ＥＲＲ，ＢＦｎのデータが書き込まれるとともに、通常
はｒｏＯＨＪとなっているフントロールワードＣＮＴが
ｒ８０ＨＪとされる。これに対して下位のＣＰＵは、コ
ントロールワードＣＮＴが「００ＨＪとなっている間は
その確認を繰返すだけであるが、ｒ８０ＨＪとなると、
コマンド等を読みとってコマンドに対応する処理を実行
した後、コントロールワードＣＮＴをｒｏＯＨＪとして
処理を終了する。そしてコマンドを発行した上位のＣＰ
Ｕは、コントロールワードＣＮＴがｒｏＯＨＪになった
ことを確認した後、ＥＲＲ，ＳＴＳをチエツクし、コマ
ンドが実行されたことを確かめて処理を終了する。

下位のＣＰＵから上位のＣＰＬＪヘデータを伝達すると
きの基本動作は第１２図のようになっている。この動作
は、上位から下位へのデータ伝達との区別のコントロー
ルワードがｒｏＩＨＪとされる点以外は、第１１図の動
作と伝達方向が逆になるだけである。

第１３図はＣＰＵの状態切換等のための基本的なメイン
ルーチンを示す。このルーチンにおいては、リセット時
にステップ８５１でイニシャライズした後、ステップ８
５２でＯ８起動状態が否かを調べる。なお、イニシャラ
イズ時にＯ８起動状態となるのはメインＣＰＵ１２ａだ
けである。

ステップ８５２での判定がＹＥＳのときは、ステップＳ
５３でキーボード操作に応じたコマンドを入力し、ステ
ップＳ５４でＣＰＵ切換のコマンドがあったか否かを判
定し、その判定がＮｏのときは、ステップ５Ｓ５５．８
５．６で他のコマンドがあればそれに応じた処理を行な
ってから、ステップ８５３に戻る。ステップ８５２の判
定がＮＯのとき、あるいはステップ８５４の判定がＮＯ
のときは、Ｏ８起動状態以外であるので、ステップ８５
７〜Ｓ５９で、アイドル状態が指定されているか否かの
判定に基づいてアイドル状態もしくはスルー状態として
から、ステップ８５２に戻る。

スルー状態で下位のＣＰＵからのコマンドを上位のＣＰ
Ｕに伝えるときの処理をフローチャートで示すと第１４
図のようになる。すなわち、ステップ８６１でコントロ
ールワードＣＮＴ、ＬがｒｏＩ　ＨＪとなったか否かを
調べ、この判定がＮＯのときはこの判定だけを繰返す。

この判定がＹＥＳになると、コマンドワードＣＭＤを下
位（Ｌ）から上位（Ｈ）へ移しくステップ８６２）、上
位に与えるステータスワードＳＴＳ、Ｈおよびエラーワ
ードＥＲＲ，ＨをそれぞれｒｏｏＨＪとしくステップ８
６３．８６４）、またデータバッファＢＦｎおよびコン
トロールワードＣＮＴを下位（Ｌ）から上位（Ｌ）へ移
す（ステップｓ６５゜８６６）。そして、コントロール
ワードＣＮＴがｒｏＯＨＪとなるまで持ってから、ステ
ータスワードＳＴＳ、エラーワードＥＲＲ，コントロー
ルワードＣＮＴをそれぞれ下位から上位へ移す（ステッ
プ８６７〜５７０）。

Ｏ８起動を上位から下位へ切換えるときの処理を示すと
第１５図のようになる。すなわち、Ｏ８起動コマンドが
入力されると、下位のｃＰＵとの間のＭＰ−ＲＡＭＩ　
３に書込むコマンドワードＣＭＤ、ＬをｒＦＯＨＪ　、
コ＞トロール’）−ドｃＮＴをｒ８０ＨＪ　とする（ス
テｙ７８７３．８７４）。これに応じて下位のＣＰＵに
おいては、ステンプＳ８１．Ｓ８２でＣＮＴ、Ｈ−８０
ＨであることおよびＣＭＤ、Ｈ≧ＦＯＨであることを判
定した時に、ステータスワードＳＴＳ、Ｈ，エラーワー
ドＥＲＲ，Ｈ１コントロールワードＣＮＴ、Ｈをそれぞ
れｒｏＯＨＪとする（ステップ８８３〜５８５）ととも
に、Ｏ８起動を行なう。そして上位のＣＰＵは、ステッ
プ８７４でＣＮＴ、Ｌ−００Ｈであることを判定したと
きに、スルー状態に入る（ステップ５７５）。なお、下
位のＣＰＵにおいて上記ステップ８８３の判定がＮＯの
ときは、他の処理（ステップ８８６）を行なってからス
テップ８８２に戻る。

Ｏ８起動を下位から上位へ切換えるときの処理を示すと
第１６図のようになる。この場合、下位のＣＰＵにおい
てはステップ８９１〜８９５で第１５図のステップ３７
１〜Ｓ７５に準じた処理が行なわれ、上位のＣＰＬＩに
おいてはステップ８１０１〜５１０７で第１５図のステ
ップ８８１〜Ｓ８７に準じた処理が行なわれる。ただし
、下位のＣＰＵはＯ８起動状態からアイドル状態に変化
し、上位のＣＰＵはスルー状態からＯ８起動状態に変化
する。

以上のような手法によると、各ＣＰＵに組込まれたＯ８
を利用して、１つのターミナル１１で制御プログラム開
発時のチューニング等が可能となる。そして、Ｏ８起動
手段のＣＰＵを変更したい場合は、切換コマンドによっ
て１つずつ切換えていくことができる。

〔発明の効果〕

本発明の装置によると、階層式に接続された複数のＣＰ
Ｌｊに対し、マルチボートＲＡＭを配設するとともに、
外部からアクセスしたときに、途中のＣＰＵを経由して
指定のＣＰＵまでそれぞれ割込み処理で順次タイミング
をずらせてデータを伝達していくものであるため、各Ｃ
ＰＵによるエンジン等の制御中に、その制御動作に支障
をきたすことなく、高速でデータ伝達を行なうことがで
きる。従って、プログラム開発時のチューニング等を、
簡単に能率良（行なうことができるものである。

【図面の簡単な説明】

第１図乃至第９図は本発明の一実施例を示すものであっ
て、第１図はシステム概略図、第２図はＭＰ−ＲＡＭ内
のアドレスを示す図、ｌｌ１３図および第４図は基本的
処理を示すフローチャート、第５図乃至第８図は動作の
具体例を示すフローチャートであり、また第９図乃至第
１６図は車載システムの制御の別の手法を示すものであ
って、第９図はシステム概略図、第１０図はＭＰ−ＲＡ
Ｍ内のアドレスを示す図、第１１図および第１２図はデ
ータ伝達の基本動作の説明図、第１３図乃至第１６図は
処理のフローチャートである。１・・・ターミナル、２ａ、２ｂ、２ｃ・ＣＰＵ。３・・・ＭＰ−ＲＡＭ。

Claims

【特許請求の範囲】

１、階層式に接続された複数のＣＰＵと、各ＣＰＵに対
して配設されてＣＰＵ間でのデータの受渡し行なうマル
チボートＲＡＭとを備えるとともに、外部からアクセス
したときのデータ伝達を割込み処理で行ない、かつ各Ｃ
ＰＵのうちで上位の階層のもの程上記割込み処理のタイ
ミングを早くし、階層が下位になるにつれて順に割込み
処理のタイミングを遅らせるように設定したことを特徴
とする車載システムの制御装置。