JPH03110868A - 半導体装置 - Google Patents
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- JPH03110868A JPH03110868A JP1248172A JP24817289A JPH03110868A JP H03110868 A JPH03110868 A JP H03110868A JP 1248172 A JP1248172 A JP 1248172A JP 24817289 A JP24817289 A JP 24817289A JP H03110868 A JPH03110868 A JP H03110868A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置に関し、特にその基板措造の改
良に関するものである。
良に関するものである。
（従来の技術）
従来の半導体装置としては、例えば第６図に示すような
ものがある。この従来例は、二重拡散法を用いて作られ
た縦形パワーＭＯ５ＦＥＴを示している。同図中、１は
ＳｉＯ高濃度のＮ＋基板であり、Ｎ＋基板１上には実質
的にドレインとして作用する低濃度のＮ−エピタキシャ
ル層２が積層されてエピタキシャル半導体基板（以下、
１−１ｉに゛ト導体基板という）３が形成されている。
ものがある。この従来例は、二重拡散法を用いて作られ
た縦形パワーＭＯ５ＦＥＴを示している。同図中、１は
ＳｉＯ高濃度のＮ＋基板であり、Ｎ＋基板１上には実質
的にドレインとして作用する低濃度のＮ−エピタキシャ
ル層２が積層されてエピタキシャル半導体基板（以下、
１−１ｉに゛ト導体基板という）３が形成されている。
゛ト導体基板３の主面にはＰ形ベース領域４が形成され
ている。５はＰ１ベースコンタクト領域である。Ｐ形ベ
ース領域４の表面側には、その端部にチャネル領域４ａ
が残るようにＮ＋ソース領域６が形成されている。また
、チャネル領域４ａ上には、ゲート酸化膜７を介してゲ
ート電極８が形成されている。
ている。５はＰ１ベースコンタクト領域である。Ｐ形ベ
ース領域４の表面側には、その端部にチャネル領域４ａ
が残るようにＮ＋ソース領域６が形成されている。また
、チャネル領域４ａ上には、ゲート酸化膜７を介してゲ
ート電極８が形成されている。
９はＰＳＧからなる層間絶縁膜、１０はソース電極であ
り、ソース電極１０はＮ＋ソース領域６及びＰ＋ベース
コンタクト領域５を介してＰ形ベス領域４に接続されて
いる。また、半導体基板３の裏面にはドレイン電極１１
が形成されている。
り、ソース電極１０はＮ＋ソース領域６及びＰ＋ベース
コンタクト領域５を介してＰ形ベス領域４に接続されて
いる。また、半導体基板３の裏面にはドレイン電極１１
が形成されている。
そして、ドレイン電極１１に所要値の正電圧が加えられ
、ゲート電極８に閾値電圧以−上のゲート電圧が加えら
れるとターンオンし、ドレイン電極１１からソース電極
１０に電流が流れる。このとき、縦形パワーＭＯ３ＦＥ
Ｔ内には、次のような各成分からなるオン抵抗Ｒｏｎが
生じる。
、ゲート電極８に閾値電圧以−上のゲート電圧が加えら
れるとターンオンし、ドレイン電極１１からソース電極
１０に電流が流れる。このとき、縦形パワーＭＯ３ＦＥ
Ｔ内には、次のような各成分からなるオン抵抗Ｒｏｎが
生じる。
即ち、チャネル領域４ａに形成されるチャネルの抵抗Ｒ
ｃｈ、ゲート電極８直下のＮ−エピタキシャル層２の表
面に形成される蓄積層の抵抗Ｒａ、Ｐ形ベース領域４に
よって囲まれたＮ−エピタキシャル層２内のＪＦＥＴ領
域の抵抗Ｒｊ、ＪＦＥＴ領域以外のＮ−エピタキシャル
層２の抵抗Ｒｅｐｉ及びＮ＋基板１の抵抗Ｒｓｕｂの各
抵抗成分により、オン抵抗Ｒａｎが生じる。
ｃｈ、ゲート電極８直下のＮ−エピタキシャル層２の表
面に形成される蓄積層の抵抗Ｒａ、Ｐ形ベース領域４に
よって囲まれたＮ−エピタキシャル層２内のＪＦＥＴ領
域の抵抗Ｒｊ、ＪＦＥＴ領域以外のＮ−エピタキシャル
層２の抵抗Ｒｅｐｉ及びＮ＋基板１の抵抗Ｒｓｕｂの各
抵抗成分により、オン抵抗Ｒａｎが生じる。
これらの抵抗成分のうち、ＲｃｈＳＲａ、Ｒｊは、微細
化によって減らずことができる。また、Ｒｅｐｉは、要
求される耐圧が決まるとＮ−エピタキシャル層２の厚み
及び比抵抗が決まるので、耐圧によって決定される。一
方、Ｒｓｕｂを減らすには、Ｎ＋基板１を薄くする必要
がある。
化によって減らずことができる。また、Ｒｅｐｉは、要
求される耐圧が決まるとＮ−エピタキシャル層２の厚み
及び比抵抗が決まるので、耐圧によって決定される。一
方、Ｒｓｕｂを減らすには、Ｎ＋基板１を薄くする必要
がある。
しかし、Ｎ＋基板１は、ウェーハプロセス等における取
扱いにおいて十分な機械的強度を確保するため、必要最
小限の厚みが存在する。そして特に、近時のウェーハの
大口径化に伴って、機械的強度を確保するための必要最
小限の基板の厚みは増大する傾向にある。このため、基
板抵抗Ｒｓｕｂが増大して、十分に低オン抵抗とするこ
とが困難である。
扱いにおいて十分な機械的強度を確保するため、必要最
小限の厚みが存在する。そして特に、近時のウェーハの
大口径化に伴って、機械的強度を確保するための必要最
小限の基板の厚みは増大する傾向にある。このため、基
板抵抗Ｒｓｕｂが増大して、十分に低オン抵抗とするこ
とが困難である。
次に、第７図には、他の従来例としてのＣＭＯ８を示し
ている。同図中、１３は半導体基板としてのＳｉのＰ形
基板であり、その主面にＮウェル１４が形成されている
。Ｎウェル］４内には、Ｐ＋ソース領域１５、Ｐ＋ ド
レイン領域１６及び図示省略のゲート絶縁膜上にゲート
電極１７が形成されてＰチャネルＭＯ５ＦＥＴ（以下、
ＰＭＯ８のようにいう）１８が形成されている。
ている。同図中、１３は半導体基板としてのＳｉのＰ形
基板であり、その主面にＮウェル１４が形成されている
。Ｎウェル］４内には、Ｐ＋ソース領域１５、Ｐ＋ ド
レイン領域１６及び図示省略のゲート絶縁膜上にゲート
電極１７が形成されてＰチャネルＭＯ５ＦＥＴ（以下、
ＰＭＯ８のようにいう）１８が形成されている。
一方、Ｐ形基板１３の基板領域内には、Ｎ＋ソス領域１
９、Ｎ＋ ドレイン領域２０及び図示省略のゲート絶縁
膜上にゲート電極２１が形成されてＮＭＯ３２２が形成
されている。また、Ｐ形基板１３の裏面には、基板領域
を低電位におとすだめの基板電極２３が形成されている
。
９、Ｎ＋ ドレイン領域２０及び図示省略のゲート絶縁
膜上にゲート電極２１が形成されてＮＭＯ３２２が形成
されている。また、Ｐ形基板１３の裏面には、基板領域
を低電位におとすだめの基板電極２３が形成されている
。
上述のように、ＣＭＯ３は、Ｐ形基板１３の内部に、Ｎ
ＭＯＳ ２２のＮ＋ソース領域１９、Ｐ形基板１３自身
のＰ影領域、Ｎウェル１４及びＰＭＯ８１８のＰ＋ソー
ス領域１５が存在している。
ＭＯＳ ２２のＮ＋ソース領域１９、Ｐ形基板１３自身
のＰ影領域、Ｎウェル１４及びＰＭＯ８１８のＰ＋ソー
ス領域１５が存在している。
このため、これらの領域により寄生ＮＰＮ トランジス
タ２４及び寄生ＰＮＰトランジスタ２５が形成され、こ
の両トランジスタ２４．２５の結合によりＮＰＮＰ寄生
サイリスタが構成されている。
タ２４及び寄生ＰＮＰトランジスタ２５が形成され、こ
の両トランジスタ２４．２５の結合によりＮＰＮＰ寄生
サイリスタが構成されている。
Ｒｓｕｂは、Ｐ形基板１３で形成される基板抵抗であり
、寄生ＮＰＮ トランジスタ２４のベース抵抗として機
能する。
、寄生ＮＰＮ トランジスタ２４のベース抵抗として機
能する。
そしていま、Ｐ形基板］３を流れる電流と基板抵抗Ｒｓ
ｕｂとの積か寄生ＮＰＮ ｌ−ランジスタ２４のターン
オン電圧より大きくなると、当該寄生ＮＰＮ トランジ
スタ２４がターンオンする。この結果、寄生ＰＮＰ ト
ランジスタ２５もターンオンし、さらに、両トランジス
タ２４．２５がタンオンする結果、ＮＰＮＰ寄生サイリ
スタがターンオンしてＣＭＯ５はラッチアップ状態に落
人る。
ｕｂとの積か寄生ＮＰＮ ｌ−ランジスタ２４のターン
オン電圧より大きくなると、当該寄生ＮＰＮ トランジ
スタ２４がターンオンする。この結果、寄生ＰＮＰ ト
ランジスタ２５もターンオンし、さらに、両トランジス
タ２４．２５がタンオンする結果、ＮＰＮＰ寄生サイリ
スタがターンオンしてＣＭＯ５はラッチアップ状態に落
人る。
このようなＣＭＯ８のラッチアップ耐量を上げるために
は、基板抵抗Ｒｓｕｂを小さくする必要があり、前述と
同様に、高濃度の基板上に低濃度のエピタキシャル層を
積層したエピタキシャル基板を用いるとともに基板を薄
くする必要がある。
は、基板抵抗Ｒｓｕｂを小さくする必要があり、前述と
同様に、高濃度の基板上に低濃度のエピタキシャル層を
積層したエピタキシャル基板を用いるとともに基板を薄
くする必要がある。
しかし、前記従来例の場合と同様の理由で基板を薄くす
ることは難しく、このため、基板抵抗Ｒｓｕｂを十分に
低くすることが困難である。
ることは難しく、このため、基板抵抗Ｒｓｕｂを十分に
低くすることが困難である。
（発明が解決しようとする課題）
従来の半導体装置は、何れの例も、半導体基板は、ウェ
ーハプロセス等における取扱いにおいて十分な機械的強
度を確保するため、必要最小限の厚みが存在し、特に近
時のウェーハの大口径化に伴って、その必要最小限の基
板の厚みは増大する傾向にある。このため、基板抵抗を
十分に減らすことが難しいという問題があった。
ーハプロセス等における取扱いにおいて十分な機械的強
度を確保するため、必要最小限の厚みが存在し、特に近
時のウェーハの大口径化に伴って、その必要最小限の基
板の厚みは増大する傾向にある。このため、基板抵抗を
十分に減らすことが難しいという問題があった。
そこで、この発明は、半導体基板の機械的強度を確保し
つつ基板抵抗を十分に減らすことのできる°＋’導体装
置を提（ｊｔすることを目的とする。
つつ基板抵抗を十分に減らすことのできる°＋’導体装
置を提（ｊｔすることを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明は上記課題を解決するために、゛ト導体基板の
主面に能動領域を何し裏面には電極を有する半導体装置
であって、前記半導体基板の裏面に前記能動領域に達し
ない深さの円錐形状の穴を穿設し、該穴に前記電極とな
る金属を埋込んでなることを要旨とする。
主面に能動領域を何し裏面には電極を有する半導体装置
であって、前記半導体基板の裏面に前記能動領域に達し
ない深さの円錐形状の穴を穿設し、該穴に前記電極とな
る金属を埋込んでなることを要旨とする。
（作用）
゛１１導体基板の裏面に能動領域に達しない深さの円錐
形状の穴が穿設され、この穴に電極となる金属が埋込ま
れる。金属の抵抗率は゛ヒ導体の抵抗率よりも低く、ま
た、その金属と゛ト導体基板とのコンタクト面積が増大
するので、゛Ｉ６導体基板を所要の機械的強度を確保す
るのに必要な厚さに形成しても、基板抵抗を十分に減ら
すことか可能となる。
形状の穴が穿設され、この穴に電極となる金属が埋込ま
れる。金属の抵抗率は゛ヒ導体の抵抗率よりも低く、ま
た、その金属と゛ト導体基板とのコンタクト面積が増大
するので、゛Ｉ６導体基板を所要の機械的強度を確保す
るのに必要な厚さに形成しても、基板抵抗を十分に減ら
すことか可能となる。
また、金属の埋込み深さは能動領域に達していないので
、デバイス特性を劣化させることはない。
、デバイス特性を劣化させることはない。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。
なお、各実施例を示す図において、前記第６図及び第７
図における部材及び部位と同一ないし均等のものは、前
記と同一符号を以って示し、重複した説明を省略する。
図における部材及び部位と同一ないし均等のものは、前
記と同一符号を以って示し、重複した説明を省略する。
第１図ないし第４図は、この発明の一実施例を示す図で
ある。この実施例は、縦形パワーＭＯ３ＦＥＴに適用さ
れている。
ある。この実施例は、縦形パワーＭＯ３ＦＥＴに適用さ
れている。
第１図を用いて、まず、半導体装置としての縦形パワー
ＭＯ８ＦＥＴの構成を説明すると、半導体基板３は、所
要の機械的強度を確保するのに必要な厚さのものが用い
られ、その裏面に、深さ、即ち底部３０ａの部分がデバ
イスの作り込まれているＮ−エピタキシャル層２に達し
ないような円錐形状の穴３０が穿設されている。そして
、２１′、導体基板３の裏面には、その穴３０に埋込ま
れるとともに裏面全体に及ぶような金属によりドレイン
電極４０が形成されている。なお、穴３０の底部３０ａ
は、後述するように等方性エツチングによりなだらかに
することもできる。
ＭＯ８ＦＥＴの構成を説明すると、半導体基板３は、所
要の機械的強度を確保するのに必要な厚さのものが用い
られ、その裏面に、深さ、即ち底部３０ａの部分がデバ
イスの作り込まれているＮ−エピタキシャル層２に達し
ないような円錐形状の穴３０が穿設されている。そして
、２１′、導体基板３の裏面には、その穴３０に埋込ま
れるとともに裏面全体に及ぶような金属によりドレイン
電極４０が形成されている。なお、穴３０の底部３０ａ
は、後述するように等方性エツチングによりなだらかに
することもできる。
第１図では、半導体基板３の裏面に穿設された六３０は
、１個のみが示されているが、第２図に示すように、半
導体基板３の裏面には、複数個の穴３０を穿設してもよ
い。第２図（ｂ）は同図（ａ）のＸＸ線拡大断面図であ
り、この図の例では、５個の穴３０が、そのうちの１個
を中心として十字を形成するように配置されている。こ
のような配置例とすることにより、！１６導体基板３の
裏面における六３０の面積密度を大きくすることができ
る。
、１個のみが示されているが、第２図に示すように、半
導体基板３の裏面には、複数個の穴３０を穿設してもよ
い。第２図（ｂ）は同図（ａ）のＸＸ線拡大断面図であ
り、この図の例では、５個の穴３０が、そのうちの１個
を中心として十字を形成するように配置されている。こ
のような配置例とすることにより、！１６導体基板３の
裏面における六３０の面積密度を大きくすることができ
る。
この実施例の縦形パワーＭＯ３ＦＥＴは上述のように構
成されており、ドレイン電極４０を構成している金属の
抵抗率は、半導体の抵抗率よりも低く、また、穴３０は
円錐形状に形成されていてドレイン電極４０と半導体基
板３とのコンタクト面積が増大するので、゛１４導体基
板３が、所要の機械的強度を確保するのに必要な厚さに
形成されていても、基板抵抗が減少して、十分に低オン
抵抗となる。
成されており、ドレイン電極４０を構成している金属の
抵抗率は、半導体の抵抗率よりも低く、また、穴３０は
円錐形状に形成されていてドレイン電極４０と半導体基
板３とのコンタクト面積が増大するので、゛１４導体基
板３が、所要の機械的強度を確保するのに必要な厚さに
形成されていても、基板抵抗が減少して、十分に低オン
抵抗となる。
また、第２図に示したように、複数個の穴３０を、例え
ば十字状に面積密度が人になるように配置して穿設した
ときは、−層基板抵抗を減少させることができるととも
に、機械的強度が半導体基板３の基板面内で一様になり
、特定方向の機械的強度が弱くなることを防止すること
ができる。
ば十字状に面積密度が人になるように配置して穿設した
ときは、−層基板抵抗を減少させることができるととも
に、機械的強度が半導体基板３の基板面内で一様になり
、特定方向の機械的強度が弱くなることを防止すること
ができる。
さらに、穴３０は、開口部が大きい円錐形状に形成され
ているので、垂直穴等と比べると、金属の容易埋込み性
が得られる。
ているので、垂直穴等と比べると、金属の容易埋込み性
が得られる。
そして、穴３０を゛１ｔ、導体基板３の裏面に穿設し、
これに金属を埋込んでも、金属の埋込み深さは、デバイ
スが作り込まれているＮ−エピタキシャル層２、即ち能
動領域からは十分離れるようにしであるので、デバイス
特性を劣化させることはなく、また機械的にも穴３０の
先端部に集中する応力等がデバイスに悪影響を及はすこ
とはない。
これに金属を埋込んでも、金属の埋込み深さは、デバイ
スが作り込まれているＮ−エピタキシャル層２、即ち能
動領域からは十分離れるようにしであるので、デバイス
特性を劣化させることはなく、また機械的にも穴３０の
先端部に集中する応力等がデバイスに悪影響を及はすこ
とはない。
次に、第３図を用いて製造方法の一例を説明する。なお
、以下の説明において、（ａ）〜（ｅ）の各項１１記号
は、第３図の（ａ）〜（ｅ）のそれぞれに対応する。
、以下の説明において、（ａ）〜（ｅ）の各項１１記号
は、第３図の（ａ）〜（ｅ）のそれぞれに対応する。
（ａ） 面方位が例えば（１００）のＳｔ半導体基板
３の主面に、通常の半導体プロセスによって縦形パワー
ＭＯ３ＦＥＴのデバイスを形成する。この主面側のデバ
イスを保護膜でカバーしておき、裏面にはエツチングマ
スク２６を形成し、フォトリソグラフィ法等を用いてそ
のエッチングマスク２６の所定個所を円形に開口する。
３の主面に、通常の半導体プロセスによって縦形パワー
ＭＯ３ＦＥＴのデバイスを形成する。この主面側のデバ
イスを保護膜でカバーしておき、裏面にはエツチングマ
スク２６を形成し、フォトリソグラフィ法等を用いてそ
のエッチングマスク２６の所定個所を円形に開口する。
（ｂ） 例えばＫＯＨ等のアルカリ系異方性エツチン
グ液を用いて半導体基板３の裏面を異方性エツチングす
る。Ｓｉを異方性エツチングすると、（１，１１）面は
（１，００）面と比べてエッチレートが非常に遅くなる
ため、（１１１）面でエツチングが止り、半導体基板３
の裏面と、エツチングストップ面（（１１１）面）との
間の角度が５４゜３°の円錐形状の穴３０が形成される
。このように、エツチングによって角度が決るので、穴
３０の深さは、エツチングマスク２６の円形パターンの
大きさによって精度よく制御することができ、その底部
主面側に形成された能動領域から十分に離れるようにす
ることができる。
グ液を用いて半導体基板３の裏面を異方性エツチングす
る。Ｓｉを異方性エツチングすると、（１，１１）面は
（１，００）面と比べてエッチレートが非常に遅くなる
ため、（１１１）面でエツチングが止り、半導体基板３
の裏面と、エツチングストップ面（（１１１）面）との
間の角度が５４゜３°の円錐形状の穴３０が形成される
。このように、エツチングによって角度が決るので、穴
３０の深さは、エツチングマスク２６の円形パターンの
大きさによって精度よく制御することができ、その底部
主面側に形成された能動領域から十分に離れるようにす
ることができる。
（Ｃ） 例えばＨＦ＋ＨＮＯ３のような酸系のＳｔエ
ツチング液を用いて等方性エツチングを所定時間だけ行
う。その等方性エツチングによって、穴の底部に前記の
異方性エツチングでできた鋭いエツジをなだらかにする
ことができる。このような穴３１とすればそのエツジ部
に集中する応力を緩和することができる。
ツチング液を用いて等方性エツチングを所定時間だけ行
う。その等方性エツチングによって、穴の底部に前記の
異方性エツチングでできた鋭いエツジをなだらかにする
ことができる。このような穴３１とすればそのエツジ部
に集中する応力を緩和することができる。
（ｄ） エツチングマスク２６を除去した後、半導体
基板３の裏面に、無電界メツキ法を用いてＣｕ或いはＡ
ｕ等の金属をメツキし、穴３０を埋める。
基板３の裏面に、無電界メツキ法を用いてＣｕ或いはＡ
ｕ等の金属をメツキし、穴３０を埋める。
メツキした金属の厚みを十分に厚くすれば、六３０を完
全に埋めることができる。
全に埋めることができる。
（ｅ） 裏面を研磨し、不必要な金属を除去して平坦
化することによりドレイン電極４０とする。
化することによりドレイン電極４０とする。
また、半導体基板３裏面の埋込み電極は、第４図に示す
ように形成することもてきる。
ように形成することもてきる。
同図の（ａ）、（ｂ）、（Ｃ）までは、前記第３図の場
合と同じように上程を進め、エツチングマスク２６を除
去した後、まず、半導体基板３の裏面に、蒸着法等を用
いてＴ ｉ ／ Ｎ ｉ ／ Ａ ｇの多層金属膜４１
を形成し、半［［１がなじむようにする（第４図（ｄ）
）。
合と同じように上程を進め、エツチングマスク２６を除
去した後、まず、半導体基板３の裏面に、蒸着法等を用
いてＴ ｉ ／ Ｎ ｉ ／ Ａ ｇの多層金属膜４１
を形成し、半［［１がなじむようにする（第４図（ｄ）
）。
次いで、ｌ ＩＩＩ付けを行い、六３１を半ＩＴＩ ４
２で埋めてドレイン電極とする（同図（ｅ））。
２で埋めてドレイン電極とする（同図（ｅ））。
ドレイン電極を？１′田４２て形成すると、’ｌ’−Ｉ
ＩＩはＣｕに比べて柔いため、！１４、導体基板３に集
中する応力を少なくすることができる。
ＩＩはＣｕに比べて柔いため、！１４、導体基板３に集
中する応力を少なくすることができる。
次いで、第５図には、この発明の他の実施例を示す。こ
の実施例はＣＭＯ５に適用されている。
の実施例はＣＭＯ５に適用されている。
この実施例においても、半導体基板１３は、所要の機械
的強度を確保するのに必要な厚さのものが用いられ、そ
の裏面に、深さ、即ち底部３０ａの部分がＮウェル］４
等が形成された能動領域に達しないような円錐形状の六
３０が穿設されている。そして半導体基板１３の裏面に
は、その穴３０に埋込まれるとももに裏面全体に及ぶよ
うな金属により基板電極４３が形成されている。
的強度を確保するのに必要な厚さのものが用いられ、そ
の裏面に、深さ、即ち底部３０ａの部分がＮウェル］４
等が形成された能動領域に達しないような円錐形状の六
３０が穿設されている。そして半導体基板１３の裏面に
は、その穴３０に埋込まれるとももに裏面全体に及ぶよ
うな金属により基板電極４３が形成されている。
この実施例のＣＭＯ３は上述のように構成されているの
で、前記と同様に、半導体基板１３が所要の機械的強度
を確保するのに必要な厚さに形成されていても、基板抵
抗が減少してラッチアップ耐量を上げることができる。
で、前記と同様に、半導体基板１３が所要の機械的強度
を確保するのに必要な厚さに形成されていても、基板抵
抗が減少してラッチアップ耐量を上げることができる。
その他の金属の埋込まれた六３０がデバイス特性に影響
を与えない等の作用は、前記一実施例の場合とほぼ同様
である。
を与えない等の作用は、前記一実施例の場合とほぼ同様
である。
［発明の効果］
以上説明したように、この発明によれば、半導体基板の
裏面に能動領域に達しない深さの円錐形状の穴を穿設し
、この穴に裏面の電極となる金属を埋込んだため、金属
の低抵抗率とその金属と半導体基板とのコンタクト面積
の増大により、半導体基板を所要の機械的強度を確保す
るのに必要な厚さに形成しても、基板抵抗を十分に減ら
すことができるという利点がある。従って、縦形パワー
ＭＯ８ＦＥＴに適用したときは低オン抵抗とすることが
でき、またＣＭＯ３に適用したときはラッチアップ耐量
を上げることができる。
裏面に能動領域に達しない深さの円錐形状の穴を穿設し
、この穴に裏面の電極となる金属を埋込んだため、金属
の低抵抗率とその金属と半導体基板とのコンタクト面積
の増大により、半導体基板を所要の機械的強度を確保す
るのに必要な厚さに形成しても、基板抵抗を十分に減ら
すことができるという利点がある。従って、縦形パワー
ＭＯ８ＦＥＴに適用したときは低オン抵抗とすることが
でき、またＣＭＯ３に適用したときはラッチアップ耐量
を上げることができる。
【図面の簡単な説明】
第１図ないし第４図はこの発明に係る半導体装置の一実
施例を示すもので、第一１図は縦断面図、第２図は半導
体基板の構造を示す図、第３図は製造方法の一例を示す
工程図、第４図は製造方法の他の例を示す工程図、第５
図はこの発明の他の実施例を示す縦断面図、第６図は従
来の半導体装置を示す縦断面図、第７図は他の従来例を
示す縦断面図である。 ３．１３；半導体基板、 ３０．３１：穴、４０ニドレ
イン電極、 ４１：多層金属膜、４２：多層金属膜と
ともに裏面の電極となる半田、 ４３二基板電極。
施例を示すもので、第一１図は縦断面図、第２図は半導
体基板の構造を示す図、第３図は製造方法の一例を示す
工程図、第４図は製造方法の他の例を示す工程図、第５
図はこの発明の他の実施例を示す縦断面図、第６図は従
来の半導体装置を示す縦断面図、第７図は他の従来例を
示す縦断面図である。 ３．１３；半導体基板、 ３０．３１：穴、４０ニドレ
イン電極、 ４１：多層金属膜、４２：多層金属膜と
ともに裏面の電極となる半田、 ４３二基板電極。
Claims (1)
- 【特許請求の範囲】 半導体基板の主面に能動領域を有し裏面には電極を有す
る半導体装置であって、 前記半導体基板の裏面に前記能動領域に達しない深さの
円錐形状の穴を穿設し、該穴に前記電極となる金属を埋
込んでなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248172A JPH03110868A (ja) | 1989-09-26 | 1989-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248172A JPH03110868A (ja) | 1989-09-26 | 1989-09-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03110868A true JPH03110868A (ja) | 1991-05-10 |
Family
ID=17174283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248172A Pending JPH03110868A (ja) | 1989-09-26 | 1989-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03110868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040825A (ja) * | 1998-06-30 | 2000-02-08 | Harris Corp | 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法 |
| FR2844919A1 (fr) * | 2002-09-19 | 2004-03-26 | Denso Corp | Equipement a semi-conducteur |
-
1989
- 1989-09-26 JP JP1248172A patent/JPH03110868A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040825A (ja) * | 1998-06-30 | 2000-02-08 | Harris Corp | 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法 |
| EP0971418A3 (en) * | 1998-06-30 | 2001-11-07 | Harris Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
| FR2844919A1 (fr) * | 2002-09-19 | 2004-03-26 | Denso Corp | Equipement a semi-conducteur |
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